JP2625351B2 - キャッシュメモリ同期方式 - Google Patents
キャッシュメモリ同期方式Info
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Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリの同期
方式に関し、特にメモリ共有方式によるマルチプロセッ
サシステムのキャッシュメモリ同期方式に関する。
方式に関し、特にメモリ共有方式によるマルチプロセッ
サシステムのキャッシュメモリ同期方式に関する。
【０００２】
【従来の技術】図３は従来のキャッシュメモリ同期方式
の一例におけるキャッシュメモリ上のメモリブロックの
内容と主記憶の内容との一致性を表示する状態表示の遷
移図である。図４は従来のキャッシュメモリ同期方式の
一例におけるメモリ共有方式によるマルチプロセッサシ
ステムのキャッシュメモリ同期の原理を説明するブロッ
ク図である。
の一例におけるキャッシュメモリ上のメモリブロックの
内容と主記憶の内容との一致性を表示する状態表示の遷
移図である。図４は従来のキャッシュメモリ同期方式の
一例におけるメモリ共有方式によるマルチプロセッサシ
ステムのキャッシュメモリ同期の原理を説明するブロッ
ク図である。
【０００３】従来、メモリ共有型マルチプロセッサシス
テムにおいて主記憶に各キャッシュメモリの状態表示を
置かずに個々のプロセッサの制御によりキャッシュメモ
リの内容の一致性を確保する（同期を取る）機構とし
て、個々のプロセッサに存在するキャッシュメモリに含
まれるメモリブロックの内容の主記憶の内容との一致状
態を無効Ｓ０、共有Ｓ１（主記憶とは一致）、排他一致
Ｓ２（１度だけ変更されているが主記憶と一致）、排他
不一致Ｓ３（２度以上変更され主記憶と不一致）の４つ
に区別し、プロセッサがメモリブロックを制御するリー
ド、ライトに関連する情報をバス上で他の各プロセッサ
がモニタし、当該バス情報に基づいて対応する自プロセ
ッサのキャッシュメモリブロックの状態を遷移させるこ
とによって実現してた。（例えば、「キャッシュメモリ
の一致性について」浦城恒雄（情報処理、ｖｏｌ．３
２，Ｎｏ．１．ｐ６４〜７３）参照） 次にこの方式の代表例としてスヌーピング方式について
図３及び図４を用いて説明する。図３において実線はプ
ロセッサの動作を示し、点線はバス上を流れる他のプロ
セッサの当該キャッシュメモリブロックの制御動作に関
連する情報（以下バス要求）を検出した時の動作を示
し、それぞれの動作に対応した状態の遷移を示す。図４
において、要求プロセッサ１はバス要求ＢＳ１を行ない
主記憶３との間でメモリブロックのリード／ライトの制
御を行なっているプロセッサ、検出プロセッサ２はモニ
タしたバス要求ＢＳ１が自キャッシュメモリ５に含まれ
るメモリブロック５０と同一のメモリブロックを制御し
ていることを検出したプロセッサである。
テムにおいて主記憶に各キャッシュメモリの状態表示を
置かずに個々のプロセッサの制御によりキャッシュメモ
リの内容の一致性を確保する（同期を取る）機構とし
て、個々のプロセッサに存在するキャッシュメモリに含
まれるメモリブロックの内容の主記憶の内容との一致状
態を無効Ｓ０、共有Ｓ１（主記憶とは一致）、排他一致
Ｓ２（１度だけ変更されているが主記憶と一致）、排他
不一致Ｓ３（２度以上変更され主記憶と不一致）の４つ
に区別し、プロセッサがメモリブロックを制御するリー
ド、ライトに関連する情報をバス上で他の各プロセッサ
がモニタし、当該バス情報に基づいて対応する自プロセ
ッサのキャッシュメモリブロックの状態を遷移させるこ
とによって実現してた。（例えば、「キャッシュメモリ
の一致性について」浦城恒雄（情報処理、ｖｏｌ．３
２，Ｎｏ．１．ｐ６４〜７３）参照） 次にこの方式の代表例としてスヌーピング方式について
図３及び図４を用いて説明する。図３において実線はプ
ロセッサの動作を示し、点線はバス上を流れる他のプロ
セッサの当該キャッシュメモリブロックの制御動作に関
連する情報（以下バス要求）を検出した時の動作を示
し、それぞれの動作に対応した状態の遷移を示す。図４
において、要求プロセッサ１はバス要求ＢＳ１を行ない
主記憶３との間でメモリブロックのリード／ライトの制
御を行なっているプロセッサ、検出プロセッサ２はモニ
タしたバス要求ＢＳ１が自キャッシュメモリ５に含まれ
るメモリブロック５０と同一のメモリブロックを制御し
ていることを検出したプロセッサである。
【０００４】要求プロセッサ１によるライト時は、キャ
ッシュメモリ４に対象となるメモリブロック４０が存在
し（ライトヒット）、なお且つその状態が共有Ｓ１の場
合はメモリブロック４０に書き込みを行って状態表示を
排他一致Ｓ２にするとともに主記憶に対してバス要求Ｂ
Ｓ１として「部分ライト要求」を行いメモリブロック４
０と主記憶３の対応するメモリブロック３０の状態を一
致させる。この主記憶３に対して行なわれる「部分ライ
ト要求」のバス要求ＢＳ１はバス６により全プロセッサ
に報知され、検出プロセッサ２においてはメモリブロッ
ク５０を無効Ｓ０の状態にする。要求プロセッサ１のメ
モリブロック４０が排他一致Ｓ２または排他不一致Ｓ３
の状態にある場合はメモリブロック４０のみに対してラ
イト動作を行い、その後メモリブロック４０の状態表示
を排他不一致Ｓ３にする。
ッシュメモリ４に対象となるメモリブロック４０が存在
し（ライトヒット）、なお且つその状態が共有Ｓ１の場
合はメモリブロック４０に書き込みを行って状態表示を
排他一致Ｓ２にするとともに主記憶に対してバス要求Ｂ
Ｓ１として「部分ライト要求」を行いメモリブロック４
０と主記憶３の対応するメモリブロック３０の状態を一
致させる。この主記憶３に対して行なわれる「部分ライ
ト要求」のバス要求ＢＳ１はバス６により全プロセッサ
に報知され、検出プロセッサ２においてはメモリブロッ
ク５０を無効Ｓ０の状態にする。要求プロセッサ１のメ
モリブロック４０が排他一致Ｓ２または排他不一致Ｓ３
の状態にある場合はメモリブロック４０のみに対してラ
イト動作を行い、その後メモリブロック４０の状態表示
を排他不一致Ｓ３にする。
【０００５】要求プロセッサ１によるライト時にキャッ
シュメモリ４にメモリブロック４０が存在しない場合
（ライトミス）、要求プロセッサ１はバス６にバス要求
Ｂ１として「変更リード要求」を出し主記憶３のメモリ
ブロック３０の転送を要求する。このとき検出プロセッ
サ２のメモリブロック５０が排他不一致Ｓ３の状態にあ
るものはバス６をロックして当該検出プロセッサ２のメ
モリブロック５０を主記憶３のメモリブロック３０に対
して書き込むライトバック動作Ｍ２を行なった後に当該
メモリブロック５０を無効Ｓ０の状態とする。共有Ｓ１
または排他一致Ｓ２の状態にあるものは無効Ｓ０の状態
となる。要求プロセッサ１は主記憶３から転送されたメ
モリブロックを排他不一致Ｓ３の状態にする。なお、要
求プロセッサ１の主記憶３からのメモリブロックの転送
動作Ｍ３は、検出プロセッサ２が排他不一致Ｓ３の状態
にある場合は前述のライトバック動作Ｍ２の終了後に行
なわれる。
シュメモリ４にメモリブロック４０が存在しない場合
（ライトミス）、要求プロセッサ１はバス６にバス要求
Ｂ１として「変更リード要求」を出し主記憶３のメモリ
ブロック３０の転送を要求する。このとき検出プロセッ
サ２のメモリブロック５０が排他不一致Ｓ３の状態にあ
るものはバス６をロックして当該検出プロセッサ２のメ
モリブロック５０を主記憶３のメモリブロック３０に対
して書き込むライトバック動作Ｍ２を行なった後に当該
メモリブロック５０を無効Ｓ０の状態とする。共有Ｓ１
または排他一致Ｓ２の状態にあるものは無効Ｓ０の状態
となる。要求プロセッサ１は主記憶３から転送されたメ
モリブロックを排他不一致Ｓ３の状態にする。なお、要
求プロセッサ１の主記憶３からのメモリブロックの転送
動作Ｍ３は、検出プロセッサ２が排他不一致Ｓ３の状態
にある場合は前述のライトバック動作Ｍ２の終了後に行
なわれる。
【０００６】要求プロセッサ１によるリード時にキャッ
シュメモリ４にメモリブロック４０が存在する場合は特
に状態の変化はない。
シュメモリ４にメモリブロック４０が存在する場合は特
に状態の変化はない。
【０００７】要求プロセッサ１によるリード時にキャッ
シュメモリ４にメモリブロック４０が存在しない場合
（リードミス）、要求プロセッサ１はバス６にバス要求
ＢＳ１として「リード要求」を出し主記憶３のメモリブ
ロック３０の転送を要求する。このとき検出プロセッサ
２は、排他不一致Ｓ３の状態にあるものはバス６をロッ
クして主記憶３に対してライトバック動作Ｍ２を行なっ
た後に共有Ｓ１の状態となり、排他一致Ｓ２の状態にあ
るものは共有Ｓ１の状態となる。要求プロセッサ１は主
記憶３から転送されたメモリブロックを共有Ｓ１の状態
にする。なお、要求プロセッサ１の主記憶３からのメモ
リブロック転送動作Ｍ３は、検出プロセッサ２が排他不
一致Ｓ３の状態にある場合は前述のライトバック動作Ｍ
２の終了後に行なわれる。
シュメモリ４にメモリブロック４０が存在しない場合
（リードミス）、要求プロセッサ１はバス６にバス要求
ＢＳ１として「リード要求」を出し主記憶３のメモリブ
ロック３０の転送を要求する。このとき検出プロセッサ
２は、排他不一致Ｓ３の状態にあるものはバス６をロッ
クして主記憶３に対してライトバック動作Ｍ２を行なっ
た後に共有Ｓ１の状態となり、排他一致Ｓ２の状態にあ
るものは共有Ｓ１の状態となる。要求プロセッサ１は主
記憶３から転送されたメモリブロックを共有Ｓ１の状態
にする。なお、要求プロセッサ１の主記憶３からのメモ
リブロック転送動作Ｍ３は、検出プロセッサ２が排他不
一致Ｓ３の状態にある場合は前述のライトバック動作Ｍ
２の終了後に行なわれる。
【０００８】
【発明が解決しようとする課題】上述した従来技術の同
期方式では、共有メモリブロック（複数のキャッシュに
存在する同一メモリブロック）に対して複数のプロセッ
サがリード、ライトの処理を多重実行処理する場合、あ
るプロセッサがライトミスとなり変更リード要求が出さ
れるとそれに対して他のプロセッサでは当該変更リード
要求を検出して当該共有メモリブロックを無効Ｓ０の状
態にするため、負荷分散型ＯＳにおいては当該プロセス
の次に実行処理を行なうプロセッサは異なるプロセッサ
となるのでそのプロセッサにおいて共有メモリブロック
のヒット率が低下するという問題点があった。
期方式では、共有メモリブロック（複数のキャッシュに
存在する同一メモリブロック）に対して複数のプロセッ
サがリード、ライトの処理を多重実行処理する場合、あ
るプロセッサがライトミスとなり変更リード要求が出さ
れるとそれに対して他のプロセッサでは当該変更リード
要求を検出して当該共有メモリブロックを無効Ｓ０の状
態にするため、負荷分散型ＯＳにおいては当該プロセス
の次に実行処理を行なうプロセッサは異なるプロセッサ
となるのでそのプロセッサにおいて共有メモリブロック
のヒット率が低下するという問題点があった。
【０００９】また、ライトミスまたはリードミスとなり
要求プロセッサから「変更リード要求」または「リード
要求」が出されたときに検出プロセッサのキャッシュメ
モリのメモリブロックが排他不一致Ｓ３の状態にあった
場合、検出プロセッサは主記憶に自メモリブロックをラ
イトバックする動作を行いそのバスロックが解除された
後に要求プロセッサには主記憶から当該メモリブロック
が転送されるのでメモリアクセスの遅延が大きいという
問題点があった。
要求プロセッサから「変更リード要求」または「リード
要求」が出されたときに検出プロセッサのキャッシュメ
モリのメモリブロックが排他不一致Ｓ３の状態にあった
場合、検出プロセッサは主記憶に自メモリブロックをラ
イトバックする動作を行いそのバスロックが解除された
後に要求プロセッサには主記憶から当該メモリブロック
が転送されるのでメモリアクセスの遅延が大きいという
問題点があった。
【００１０】
【課題を解決するための手段】本発明のキャッシュメモ
リ同期方式は、キャッシュメモリをそれぞれ備えた複数
のプロセッサと主記憶がバスを介して接続されたメモリ
共有方式によるマルチプロセッサシステムにおいて、各
プロセッサは、自プロセッサが有するキャッシュメモリ
の内容と主記憶の内容との一致性を表示する状態表示を
有している。キャッシュメモリのライトミスによりメモ
リブロックの転送を必要とする転送要求プロセッサは、
メモリブロックの転送を要求すると共に当該転送要求プ
ロセッサに転送されるメモリブロックを次の実行処理可
能プロセッサに同時にかつ強制的に読み込ませる指示の
強制リード要求のバス要求を送出する手段を有してい
る。強制リード要求のバス要求を検出した次の実行処理
可能プロセッサは、転送要求プロセッサに転送されるメ
モリブロックを同時にかつ強制的に読み込むと共に、自
プロセッサの状態表示を強制リード要求のバス要求に対
応する状態に設定する手段を有することを特徴とする。
リ同期方式は、キャッシュメモリをそれぞれ備えた複数
のプロセッサと主記憶がバスを介して接続されたメモリ
共有方式によるマルチプロセッサシステムにおいて、各
プロセッサは、自プロセッサが有するキャッシュメモリ
の内容と主記憶の内容との一致性を表示する状態表示を
有している。キャッシュメモリのライトミスによりメモ
リブロックの転送を必要とする転送要求プロセッサは、
メモリブロックの転送を要求すると共に当該転送要求プ
ロセッサに転送されるメモリブロックを次の実行処理可
能プロセッサに同時にかつ強制的に読み込ませる指示の
強制リード要求のバス要求を送出する手段を有してい
る。強制リード要求のバス要求を検出した次の実行処理
可能プロセッサは、転送要求プロセッサに転送されるメ
モリブロックを同時にかつ強制的に読み込むと共に、自
プロセッサの状態表示を強制リード要求のバス要求に対
応する状態に設定する手段を有することを特徴とする。
【００１１】さらに、キャッシュメモリをそれぞれ備え
た複数のプロセッサと主記憶がバスを介して接続された
メモリ共有方式によるマルチプロセッサシステムにおい
て、各プロセッサは、自プロセッサが有するキャッシュ
メモリの内容と主記憶の内容との一致性を表示する状態
表示を有している。キャッシュメモリのミスヒットに遭
遇した第１のプロセッサが送出するメモリブロックの転
送を要求するバス要求を検出し、当該転送要求されてい
るメモリブロックと同一のメモリブロックを有する第２
のプロセッサは、自プロセッサの有する状態表示が、メ
モリブロックの内容が２度以上変更されて主記憶の内容
と不一致の状態であるとき、自プロセッサのメモリブロ
ックの内容を主記憶に書き込み転送を行うと共に第１の
プロセッサにキャッシュリード要求のバス要求を送出す
る手段を有している。 第１のプロセッサは、前記キャ
ッシュリード要求のバス要求を検出すると第２のプロセ
ッサが主記憶に書き込み転送を行うメモリブロックの内
容を読み込む手段を有することを特徴とする。
た複数のプロセッサと主記憶がバスを介して接続された
メモリ共有方式によるマルチプロセッサシステムにおい
て、各プロセッサは、自プロセッサが有するキャッシュ
メモリの内容と主記憶の内容との一致性を表示する状態
表示を有している。キャッシュメモリのミスヒットに遭
遇した第１のプロセッサが送出するメモリブロックの転
送を要求するバス要求を検出し、当該転送要求されてい
るメモリブロックと同一のメモリブロックを有する第２
のプロセッサは、自プロセッサの有する状態表示が、メ
モリブロックの内容が２度以上変更されて主記憶の内容
と不一致の状態であるとき、自プロセッサのメモリブロ
ックの内容を主記憶に書き込み転送を行うと共に第１の
プロセッサにキャッシュリード要求のバス要求を送出す
る手段を有している。 第１のプロセッサは、前記キャ
ッシュリード要求のバス要求を検出すると第２のプロセ
ッサが主記憶に書き込み転送を行うメモリブロックの内
容を読み込む手段を有することを特徴とする。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のキャッシュメモリ同期方式の一実施
例におけるキャッシュメモリの主記憶の内容との一致性
を表示する状態表示の遷移図、図２は本発明のキャッシ
ュメモリ同期方式の一実施例におけるキャッシュリード
処理を説明するためのブロック図である。
る。図１は本発明のキャッシュメモリ同期方式の一実施
例におけるキャッシュメモリの主記憶の内容との一致性
を表示する状態表示の遷移図、図２は本発明のキャッシ
ュメモリ同期方式の一実施例におけるキャッシュリード
処理を説明するためのブロック図である。
【００１３】図１を参照して本発明の一実施例における
キャッシュメモリの主記憶の内容との一致性を表示する
状態表示の遷移について説明する。キャッシュメモリの
メモリブロックの状態は無効Ｓ０、共有Ｓ１（主記憶と
は一致）、排他一致Ｓ２（１度だけ変更されているが主
記憶と一致）、排他不一致Ｓ３（２度以上変更され主記
憶と不一致）及びリード処理中Ｓ４（主記憶とは一致）
の５つの状態で表す。
キャッシュメモリの主記憶の内容との一致性を表示する
状態表示の遷移について説明する。キャッシュメモリの
メモリブロックの状態は無効Ｓ０、共有Ｓ１（主記憶と
は一致）、排他一致Ｓ２（１度だけ変更されているが主
記憶と一致）、排他不一致Ｓ３（２度以上変更され主記
憶と不一致）及びリード処理中Ｓ４（主記憶とは一致）
の５つの状態で表す。
【００１４】図には示していないが、Ｐｎはマルチプロ
セッサシステムにおけるＮ番目のプロセッサを意味し、
ＮはＯＳの負荷分散処理によるスケジューリング順序に
対応する番号である。Ｐｎにおいてライトミスが発生す
ると、Ｐｎはバス要求とし「変更リード要求」に代えて
「強制リード要求」をバスに出して主記憶からのメモリ
ブロック転送を要求し、当該キャッシュメモリのメモリ
ブロックに読み込んだ後にその状態を排他不一致Ｓ３に
する。このとき、ＯＳのスケジューリング順序は明示的
決定されている場合（たとえば、サーキュラー型のスケ
ジューリングポリシーをもつ場合）、次実行プロセッサ
Ｐｎ＋１では前記バス要求の「強制リード要求」を検出
すると、そのバス要求を発行したプロセッサＰｎの次実
行可能プロセッサであることを認識し、同一メモリブロ
ックの共有／非共有にかかわらずＰｎに転送されるメモ
リブロックを同一サイクルで読み込み、その状態をリー
ド処理中Ｓ４とする制御を行う。Ｐｎ＋１以外のプロセ
ッサにおいては「強制リード要求」は「変更リード要
求」と同一に解釈した処理を行ない無効Ｓ０の状態とな
る。従って、Ｐｎのライトミスによる同期制御において
Ｐｎ＋１だけがリード処理中Ｓ４の状態で他のプロセッ
サでは全て無効Ｓ０の状態になることになり、たとえ次
に実行されるＰｎ＋１の処理において同一メモリブロッ
クをアクセスしたとしてもミスヒットになることはな
い。リード処理中Ｓ４の状態からの遷移は、Ｐｎ＋１の
処理において当該メモリブロックをキャッシュヒットし
た場合には排他不一致Ｓ３の状態に、また他のプロセッ
サの「変更リード要求」を検出した場合には無効Ｓ０の
状態に遷移する。
セッサシステムにおけるＮ番目のプロセッサを意味し、
ＮはＯＳの負荷分散処理によるスケジューリング順序に
対応する番号である。Ｐｎにおいてライトミスが発生す
ると、Ｐｎはバス要求とし「変更リード要求」に代えて
「強制リード要求」をバスに出して主記憶からのメモリ
ブロック転送を要求し、当該キャッシュメモリのメモリ
ブロックに読み込んだ後にその状態を排他不一致Ｓ３に
する。このとき、ＯＳのスケジューリング順序は明示的
決定されている場合（たとえば、サーキュラー型のスケ
ジューリングポリシーをもつ場合）、次実行プロセッサ
Ｐｎ＋１では前記バス要求の「強制リード要求」を検出
すると、そのバス要求を発行したプロセッサＰｎの次実
行可能プロセッサであることを認識し、同一メモリブロ
ックの共有／非共有にかかわらずＰｎに転送されるメモ
リブロックを同一サイクルで読み込み、その状態をリー
ド処理中Ｓ４とする制御を行う。Ｐｎ＋１以外のプロセ
ッサにおいては「強制リード要求」は「変更リード要
求」と同一に解釈した処理を行ない無効Ｓ０の状態とな
る。従って、Ｐｎのライトミスによる同期制御において
Ｐｎ＋１だけがリード処理中Ｓ４の状態で他のプロセッ
サでは全て無効Ｓ０の状態になることになり、たとえ次
に実行されるＰｎ＋１の処理において同一メモリブロッ
クをアクセスしたとしてもミスヒットになることはな
い。リード処理中Ｓ４の状態からの遷移は、Ｐｎ＋１の
処理において当該メモリブロックをキャッシュヒットし
た場合には排他不一致Ｓ３の状態に、また他のプロセッ
サの「変更リード要求」を検出した場合には無効Ｓ０の
状態に遷移する。
【００１５】次に本発明の別の実施例を図２を用いて説
明する。図２において、要求プロセッサ１はライトミス
またはリードミスが発生してバス要求ＢＳ１によりメモ
リブロックの転送を要求するプロセッサ、検出プロセッ
サ２は当該バス要求に対応するメモリブロック５０をキ
ャッシュメモリ５に置いているプロセッサである。
明する。図２において、要求プロセッサ１はライトミス
またはリードミスが発生してバス要求ＢＳ１によりメモ
リブロックの転送を要求するプロセッサ、検出プロセッ
サ２は当該バス要求に対応するメモリブロック５０をキ
ャッシュメモリ５に置いているプロセッサである。
【００１６】要求プロセッサ１においてライトミスが発
生した場合、要求プロセッサ１はバス６を介してメモリ
ブロックの転送を要求するバス要求を全プロセッサに配
信する。この状態で要求プロセッサ１におけるメモリブ
ロック４の実態は存在してない。前記バス要求を検出し
た検出プロセッサ２はその状態により次の２つの場合が
ある。 （１）検出プロセッサ２の対応するメモリブロック５０
の状態が共有Ｓ１または排他一致Ｓ２の場合 （２）検出プロセッサ２の対応するメモリブロック５０
の状態が排他不一致Ｓ３の場合 （１）の場合は、検出プロセッサ２のキャッシュメモリ
５に存在するメモリブロック５０と主記憶３中の対応す
るメモリブロック３０の内容とは一致している。したが
ってメモリブロック３０の内容を一定の時間によるタイ
ムアウト後、要求プロセッサ１は自キャッシュメモリ４
のメモリブロック４０に読み込む。検出プロセッサ２に
おける対応するメモリブロック５０の状態は無効Ｓ０と
なり、要求プロセッサ１における対応するメモリブロッ
ク４０の状態は排他不一致Ｓ３となる。
生した場合、要求プロセッサ１はバス６を介してメモリ
ブロックの転送を要求するバス要求を全プロセッサに配
信する。この状態で要求プロセッサ１におけるメモリブ
ロック４の実態は存在してない。前記バス要求を検出し
た検出プロセッサ２はその状態により次の２つの場合が
ある。 （１）検出プロセッサ２の対応するメモリブロック５０
の状態が共有Ｓ１または排他一致Ｓ２の場合 （２）検出プロセッサ２の対応するメモリブロック５０
の状態が排他不一致Ｓ３の場合 （１）の場合は、検出プロセッサ２のキャッシュメモリ
５に存在するメモリブロック５０と主記憶３中の対応す
るメモリブロック３０の内容とは一致している。したが
ってメモリブロック３０の内容を一定の時間によるタイ
ムアウト後、要求プロセッサ１は自キャッシュメモリ４
のメモリブロック４０に読み込む。検出プロセッサ２に
おける対応するメモリブロック５０の状態は無効Ｓ０と
なり、要求プロセッサ１における対応するメモリブロッ
ク４０の状態は排他不一致Ｓ３となる。
【００１７】（２）の場合は、検出プロセッサ２の対応
するメモリブロック５０と主記憶３中の対応するメモリ
ブロック３０の内容は不一致である。このとき、検出プ
ロセッサ２においては、主記憶３にメモリブロック５０
の内容をライトバックすると共にバス６を経由して「キ
ャッシュリード要求」を要求プロセッサ１に対して行な
う。要求プロセッサ１は「キャッシュリード要求」を検
出したとき、バス６を介して検出プロセッサ２からの対
応するメモリブロック５０のメモリブロック転送Ｍ１の
処理を行なう。検出プロセッサ２における対応するメモ
リブロック５０の状態は、このメモリブロック転送が終
了した後に無効Ｓ０の状態となる。また要求プロセッサ
１の対応するメモリブロック４０の状態は排他不一致Ｓ
３の状態に遷移する。
するメモリブロック５０と主記憶３中の対応するメモリ
ブロック３０の内容は不一致である。このとき、検出プ
ロセッサ２においては、主記憶３にメモリブロック５０
の内容をライトバックすると共にバス６を経由して「キ
ャッシュリード要求」を要求プロセッサ１に対して行な
う。要求プロセッサ１は「キャッシュリード要求」を検
出したとき、バス６を介して検出プロセッサ２からの対
応するメモリブロック５０のメモリブロック転送Ｍ１の
処理を行なう。検出プロセッサ２における対応するメモ
リブロック５０の状態は、このメモリブロック転送が終
了した後に無効Ｓ０の状態となる。また要求プロセッサ
１の対応するメモリブロック４０の状態は排他不一致Ｓ
３の状態に遷移する。
【００１８】次に、要求プロセッサ１においてリードミ
スが発生した場合、要求プロセッサ１はバス６を介して
メモリブロックの転送を要求するバス要求を全プロセッ
サに配信する。この状態で要求プロセッサ１におけるメ
モリブロック４の実態は存在してない。前記バス要求を
検出した検出プロセッサ２はその状態により次の２つの
場合がある。 （１）検出プロセッサ２の対応するメモリブロック５０
の状態が共有Ｓ１または排他一致Ｓ２の場合 （２）検出プロセッサ２の対応するメモリブロック５０
の状態が排他不一致Ｓ３の場合 （１）の場合は、検出プロセッサ２のキャッシュメモリ
５に存在するメモリブロック５０と主記憶３中の対応す
るメモリブロック３０の内容とは一致している。したが
ってメモリブロック３０の内容を一定の時間によるタイ
ムアウト後、要求プロセッサ１は自キャッシュメモリ４
のメモリブロック４０に読み込む。検出プロセッサ２に
おける対応するメモリブロック５０の状態は排他一致Ｓ
２となり、要求プロセッサ１における対応するメモリブ
ロック４０の状態は共有Ｓ１となる。
スが発生した場合、要求プロセッサ１はバス６を介して
メモリブロックの転送を要求するバス要求を全プロセッ
サに配信する。この状態で要求プロセッサ１におけるメ
モリブロック４の実態は存在してない。前記バス要求を
検出した検出プロセッサ２はその状態により次の２つの
場合がある。 （１）検出プロセッサ２の対応するメモリブロック５０
の状態が共有Ｓ１または排他一致Ｓ２の場合 （２）検出プロセッサ２の対応するメモリブロック５０
の状態が排他不一致Ｓ３の場合 （１）の場合は、検出プロセッサ２のキャッシュメモリ
５に存在するメモリブロック５０と主記憶３中の対応す
るメモリブロック３０の内容とは一致している。したが
ってメモリブロック３０の内容を一定の時間によるタイ
ムアウト後、要求プロセッサ１は自キャッシュメモリ４
のメモリブロック４０に読み込む。検出プロセッサ２に
おける対応するメモリブロック５０の状態は排他一致Ｓ
２となり、要求プロセッサ１における対応するメモリブ
ロック４０の状態は共有Ｓ１となる。
【００１９】（２）の場合は、検出プロセッサ２の対応
するメモリブロック５０と主記憶３中の対応するメモリ
ブロック３０の内容は不一致である。このとき、検出プ
ロセッサ２においては、主記憶３にメモリブロック５０
の内容をライトバックすると共にバス６を経由して「キ
ャッシュリード要求」を要求プロセッサ１に対して行な
う。要求プロセッサ１は「キャッシュリード要求」を検
出したとき、バス６を介して検出プロセッサ２からの対
応するメモリブロック５０のメモリブロック転送Ｍ１の
処理を行なう。検出プロセッサ２における対応するメモ
リブロック５０の状態は、このメモリブロック転送が終
了した後に共有Ｓ１の状態となる。また要求プロセッサ
１の対応するメモリブロック４０の状態は共有Ｓ１の状
態に遷移する。
するメモリブロック５０と主記憶３中の対応するメモリ
ブロック３０の内容は不一致である。このとき、検出プ
ロセッサ２においては、主記憶３にメモリブロック５０
の内容をライトバックすると共にバス６を経由して「キ
ャッシュリード要求」を要求プロセッサ１に対して行な
う。要求プロセッサ１は「キャッシュリード要求」を検
出したとき、バス６を介して検出プロセッサ２からの対
応するメモリブロック５０のメモリブロック転送Ｍ１の
処理を行なう。検出プロセッサ２における対応するメモ
リブロック５０の状態は、このメモリブロック転送が終
了した後に共有Ｓ１の状態となる。また要求プロセッサ
１の対応するメモリブロック４０の状態は共有Ｓ１の状
態に遷移する。
【００２０】
【発明の効果】以上説明したように本発明は、リード要
求が別々のプロセッサから発生するような処理、例えば
データベーステーブルのレコード検索処理のようなプロ
セスの並列処理化に伴うリードミスの発生回数を減らす
という効果がありキャッシュのヒット率を向上させるこ
とができる。
求が別々のプロセッサから発生するような処理、例えば
データベーステーブルのレコード検索処理のようなプロ
セスの並列処理化に伴うリードミスの発生回数を減らす
という効果がありキャッシュのヒット率を向上させるこ
とができる。
【００２１】また、ライトミスまたはリードミスにおい
ては、従来は検出プロセッサのメモリブロックが排他不
一致Ｓ３の状態であった場合には主記憶へライトバック
し、その後要求プロセッサが主記憶から読み込んでいた
動作を１度のプロセッサ間のメモリブロック転送で処理
するので、システムバスの使用率を向上させると共にメ
モリアクセスの遅延を小さくするという効果を有する。
ては、従来は検出プロセッサのメモリブロックが排他不
一致Ｓ３の状態であった場合には主記憶へライトバック
し、その後要求プロセッサが主記憶から読み込んでいた
動作を１度のプロセッサ間のメモリブロック転送で処理
するので、システムバスの使用率を向上させると共にメ
モリアクセスの遅延を小さくするという効果を有する。
【図１】本発明のキャッシュメモリ同期方式の一実施例
におけるキャッシュメモリの主記憶の内容との一致性を
表示する状態表示の遷移図。
におけるキャッシュメモリの主記憶の内容との一致性を
表示する状態表示の遷移図。
【図２】本発明のキャッシュメモリ同期方式の一実施例
におけるキャッシュリード処理を説明するためのブロッ
ク図
におけるキャッシュリード処理を説明するためのブロッ
ク図
【図３】従来のキャッシュメモリ同期方式の一例におけ
るキャッシュ上でのメモリブロックの内容と主記憶の内
容との一致性を表示する状態表示の遷移図
るキャッシュ上でのメモリブロックの内容と主記憶の内
容との一致性を表示する状態表示の遷移図
【図４】従来のキャッシュメモリ同期方式の一例におけ
るメモリ共有方式によるマルチプロセッサシステムのキ
ャッシュメモリ同期の原理を説明するブロック図
るメモリ共有方式によるマルチプロセッサシステムのキ
ャッシュメモリ同期の原理を説明するブロック図
１ 要求プロセッサ ２ 検出プロセッサ ３ 主記憶 ４，５ キャッシュメモリ ６ バス ３０，４０，５０ メモリブロック ＢＳ１ バス要求 Ｍ１ ライトバック・メモリブロック転送 Ｍ２ ライトバック Ｍ３ メモリブロック転送
Claims (2)
- 【請求項１】キャッシュメモリをそれぞれ備えた複数の
プロセッサと主記憶がバスを介して接続されたメモリ共
有方式によるマルチプロセッサシステムにおいて、 各プロセッサは、自プロセッサが有するキャッシュメモ
リの内容と主記憶の内容との一致性を表示する状態表示
を有し、 キャッシュメモリのライトミスによりメモリブロックの
転送を必要とする転送要求プロセッサは、メモリブロッ
クの転送を要求すると共に当該転送要求プロセッサに転
送されるメモリブロックを次の実行処理可能プロセッサ
に同時にかつ強制的に読み込ませる指示の強制リード要
求のバス要求を送出する手段を有し、 前記強制リード要求のバス要求を検出した前記次の実行
処理可能プロセッサは、前記転送要求プロセッサに転送
されるメモリブロックを同時にかつ強制的に読み込むと
共に、自プロセッサの状態表示を前記強制リード要求の
バス要求に対応する状態に設定する手段を有することを
特徴とするキャッシュメモリ同期方式。 - 【請求項２】キャッシュメモリをそれぞれ備えた複数の
プロセッサと主記憶がバスを介して接続されたメモリ共
有方式によるマルチプロセッサシステムにおいて、 各プロセッサは、自プロセッサが有するキャッシュメモ
リの内容と主記憶の内容との一致性を表示する状態表示
を有し、 キャッシュメモリのミスヒットに遭遇した第１のプロセ
ッサが送出するメモリブロックの転送を要求するバス要
求を検出し、当該転送要求されているメモリブロックと
同一のメモリブロックを有する第２のプロセッサは、自
プロセッサの有する前記状態表示が、メモリブロックの
内容が２度以上変更されて主記憶の内容と不一致の状態
であるとき、自プロセッサのメモリブロックの内容を主
記憶に書き込み転送を行うと共に前記第１のプロセッサ
にキャッシュリード要求のバス要求を送出する手段を有
し、 前記第１のプロセッサは、前記キャッシュリード要求の
バス要求を検出すると前記第２のプロセッサが主記憶に
書き込み転送を行うメモリブロックの内容を読み込む 手
段を有することを特徴とするキャッシュメモリ同期方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167853A JP2625351B2 (ja) | 1992-07-08 | 1993-07-07 | キャッシュメモリ同期方式 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18020792 | 1992-07-08 | ||
| JP4-180207 | 1992-07-08 | ||
| JP5167853A JP2625351B2 (ja) | 1992-07-08 | 1993-07-07 | キャッシュメモリ同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103166A JPH06103166A (ja) | 1994-04-15 |
| JP2625351B2 true JP2625351B2 (ja) | 1997-07-02 |
Family
ID=26491772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5167853A Expired - Fee Related JP2625351B2 (ja) | 1992-07-08 | 1993-07-07 | キャッシュメモリ同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625351B2 (ja) |
-
1993
- 1993-07-07 JP JP5167853A patent/JP2625351B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103166A (ja) | 1994-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970212 |
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