JPH05100952A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 経済的で大規模なマルチ・プロセッサを有す
るデータ処理装置を提供する。 【構成】 データ処理装置を、複数のプロセッサ２２
と、メモリ２４と、それぞれのプロセッサ２２ごとに配
置されメモリ２４の一部領域のコピーを保持するキャッ
シュ・メモリ２３と、スヌープ機構を有しこれらキャッ
シュ・メモリ２３とメモリ２４を結合するメモリ・バス
２１と、このメモリ・バス２１に接続されたバス・イン
ターフェース部２５とからそれぞれ構成される複数のプ
ロセッサ・セグメント１２と、これらを接続するシステ
ム・バス１１とで構成する。プロセッサ・セグメント１
２ごとのバス・インターフェース部２５には、システム
・バス１２に接続された他のプロセッサ・セグメント１
２内のキャッシュ・メモリ２３に保持されている自己の
プロセッサ・セグメント１２内のデータのアドレス情報
を記憶するディレクトリ２６が配置されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチ・プロセッサのキ
ャッシュ上でのデータの不一致の発生を防ぐ機構を有す
るデータ処理装置に関する。

【０００２】

【従来の技術】高性能のワークステーションのようにデ
ータの高速処理を必要とする装置の分野では、複数のプ
ロセッサを用いてデータ処理を行うようにしたマルチ・
プロセッサ形式を採用する傾向にある。これは、プロセ
ッサ自体の性能が向上しているものの、単独のプロセッ
サを用いてデータ処理を飛躍的に高速化することはかな
り困難なことによるものである。複数のプロセッサを用
いる場合には、各プロセッサとメモリとの間に高速のキ
ャッシュ・メモリを配置して、プロセッサとメモリ間の
バス（以下メモリ・バスという。）の使用頻度を下げる
工夫が一般的に採られている。

【０００３】このような複数のプロセッサにそれぞれ対
応してキャッシュ・メモリが存在すると、各キャッシュ
・メモリ間に格納されているデータの間に不一致が発生
する可能性が生じる。こうした不具合を防止するため
に、従来から次の２つの方式が一般に知られている。

【０００４】（１）スヌープ方式：各キャッシュ・メモ
リがメモリ・バス上のアクセスを監視する方式である。

【０００５】（２）ディレクトリ方式：主記憶上のメモ
リ・ブロックごとにキャッシュ状態を記憶する方式であ
る。

【０００６】このうち（１）のスヌープ方式について
は、例えばCache Coherence Protocols:Evaluation Usi
ng a Multiprocessor Simulation Model,James Archiba
ld & Jean-Laup Bare, ACM Transaction on Computer S
ystem.Vol4.NO.4 November 1986,page 273-298.にいろ
いろなスヌープ方式についての解説と性能の比較に関す
る記述がある。また、日経エレクトロニクス 1988 年11
月28日号P101〜121 の“100MPS時代へ向け胎動を始めた
マルチ・プロセッサ型ワークステーション”にも、今後
のワークステーションの方向性として、このスヌープ方
式のアーキテクチャについての説明が行われている。

【０００７】また、（２）のディレクトリ方式について
は、例えばDierctory-Based CacheCoherence in Large
Scale Multiprocessor,D.Chaiken,C.Fields,K.Karinhar
a,A.Agarwal IEEEE Computer June 1990 Page 49 〜5
8．に各種ディレクトリ構成を含んだ説明が行われてい
る。

【０００８】

【発明が解決しようとする課題】このうち（１）のスヌ
ープ方式では、すべてのキャッシュ・メモリがバス上の
すべてのアクセスを監視する。したがって、大規模なマ
ルチ・プロセッサにはその適用が難しいという問題があ
る。このような問題を避けるためにはキャッシュ・メモ
リを２段以上に階層化するといったような方式が採られ
るが、こうするとプロセッサと主記憶装置の間での実際
のデータ転送レートが低下してしまうという問題が発生
する。

【０００９】これに対して（２）のディレクトリ方式で
は、キャッシュ・メモリのブロックサイズごとに主記憶
側にディレクトリ情報を保持する必要がある。このた
め、主記憶容量の増加とともに、この情報の保持に必要
な記憶素子の容量が膨大になる。したがって、このディ
レクトリ方式を用いて実用的なシステムを作成するのは
困難であり、実験あるいは研究用のシステムが作成され
るにとどまっている。

【００１０】そこで本発明の目的は、経済的で大規模な
マルチ・プロセッサを有するデータ処理装置を提供する
ことにある。

【００１１】

【課題を解決するための手段】請求項１記載の発明で
は、データ処理装置を、複数のプロセッサと、メモリ
と、それぞれのプロセッサごとに配置され前記メモリの
一部領域のコピーを保持するキャッシュ・メモリと、ス
ヌープ機構を有しこれらキャッシュ・メモリと前記メモ
リを結合するメモリ・バスと、このメモリ・バスに接続
されたバス・インターフェース部とからそれぞれ構成さ
れる複数のプロセッサ・セグメントと、これらのプロセ
ッサ・セグメントをこれらのバス・インターフェース部
を介して接続する共通のシステム・バスとで構成してい
る。そして、これらプロセッサ・セグメントごとのバス
・インターフェース部には、同一のシステム・バスに接
続された他のプロセッサ・セグメント内のキャッシュ・
メモリに保持されている自己のプロセッサ・セグメント
内のデータのアドレス情報を記憶するためのディレクト
リを配置している。

【００１２】すなわち請求項１記載の発明では、複数の
プロセッサごとにキャッシュ・メモリを備えたプロセッ
サ・セグメントにおけるスヌープ機構を持ったメモリ・
バス間をシステム・バスで結合し、自己のプロセッサ・
セグメント外にキャッシュされている自己のメモリ・バ
ス上のデータを記憶するディレクトリを、自己のバス・
インターフェース部に配置したものである。

【００１３】請求項２記載の発明では、データ処理装置
を、複数のプロセッサと、メモリと、このメモリの一部
領域のコピーを保持するキャッシュ・メモリと、スヌー
プ機構を有しこれら複数のプロセッサと、メモリおよび
キャッシュ・メモリを結合するメモリ・バスと、このメ
モリ・バスに接続されたバス・インターフェース部とか
らそれぞれ構成される複数のプロセッサ・セグメント
と、これらのプロセッサ・セグメントをこれらのバス・
インターフェース部を介して接続する共通のシステム・
バスとで構成している。そして、これらプロセッサ・セ
グメントごとのバス・インターフェース部には、同一の
システム・バスに接続された他のプロセッサ・セグメン
ト内のキャッシュ・メモリに保持されている自己のプロ
セッサ・セグメント内のデータのアドレス情報を記憶す
るためのディレクトリを配置している。

【００１４】すなわち請求項２記載の発明では、複数の
プロセッサと、メモリおよびキャッシュ・メモリを結合
し、スヌープ機構を持ったメモリ・バス間をシステム・
バスで結合し、自己のプロセッサ・セグメント外にキャ
ッシュされている自己のメモリ・バス上のデータを記憶
するディレクトリを、自己のバス・インターフェース部
に配置したものである。

【００１５】請求項３記載の発明では、データ処理装置
を、複数のプロセッサと、メモリと、このメモリと接続
されその一部領域のコピーを保持するキャッシュ・メモ
リと、スヌープ機構を有しこれら複数のプロセッサとキ
ャッシュ・メモリとを結合するメモリ・バスと、このメ
モリ・バスに接続されたバス・インターフェース部とか
らそれぞれ構成される複数のプロセッサ・セグメント
と、これらのプロセッサ・セグメントをこれらのバス・
インターフェース部を介して接続する共通のシステム・
バスとで構成している。そして、これらプロセッサ・セ
グメントごとのバス・インターフェース部には、同一の
システム・バスに接続された他のプロセッサ・セグメン
ト内のキャッシュ・メモリに保持されている自己のプロ
セッサ・セグメント内のデータのアドレス情報を記憶す
るためのディレクトリを配置している。

【００１６】すなわち請求項３記載の発明では、複数の
プロセッサとキャッシュ・メモリとを結合しスヌープ機
構を持ったメモリ・バス間をシステム・バスで結合し、
自己のプロセッサ・セグメント外にキャッシュされてい
る自己のメモリ・バス上のデータを記憶するディレクト
リを、自己のバス・インターフェース部に配置したもの
である。

【００１７】

【実施例】以下実施例につき本発明を詳細に説明する。

【００１８】図１は本実施例におけるデータ処理装置の
構成を表わしたものである。このデータ処理装置は、シ
ステム・バス１１と、これに接続されたプロセッサ・セ
グメント１２₁ 、１２₂ 、……１２_N から構成されてい
る。本実施例でそれぞれのプロセッサ・セグメント１２
₁ 、１２₂ 、……１２_N は、同一の構成をしているの
で、次に第１のプロセッサ・セグメント１２₁ について
その構成を代表的に説明する。なお、この明細書では特
に対象を限定して説明する必要がある場合を除いてデー
タ処理装置の各構成部品の添字を省いた形で説明を行う
ことにする。

【００１９】第１のプロセッサ・セグメント１２₁ のメ
モリ・バス２１₁ には、３つのＣＰＵ２２Ａ₁ 、２２Ｂ
₁ 、２２Ｃ₁ が対応するキャッシュ・メモリ２３Ａ₁ 、
２３Ｂ₁ 、２３Ｃ₁ を介して接続されている。メモリ・
バス２１₁ にはプログラムやデータを格納したメモリ２
４₁ も接続されている。各プロセッサ・セグメント１２
₁ 、１２₂ 、……１２_N 上のメモリ２４₁ は、それぞれ
別のアドレスを持っており、全メモリ２４₁ 、２４₂ 、
……２４_N は、単一のアドレス空間上にマッピングされ
るようになっている。

【００２０】更に、このメモリ・バス２１₁ にはシステ
ム・バス１１と接続されたバス・インターフェース（Ｂ
ＩＦ）２５₁ も接続されている。バス・インターフェー
ス２５₁ には、自己のメモリ・バス２１₁ 上のメモリ２
４₁ 内のデータが外部のキャッシュ・メモリ内に保持さ
れていることを記憶するためのディレクトリ２６₁ が接
続されている。

【００２１】さて、このような構成のデータ処理装置で
メモリ・バス２１を介して行われるメモリ・アクセス
は、通常のスヌープ方式によるバス・プロトコルが用い
られる。（１）のスヌープ方式についての前記した先行
技術に示されるように、これについては各種のプロトコ
ルを考えることができる。本実施例では、キャッシュ・
メモリ２３の書き込み時に、他のキャッシュ・メモリ２
３上のエントリを無効化する“Write Invaidate ”方式
を用いることにする。

【００２２】次の表１は、メモリ・バス２１で用いられ
る信号を示している。

【００２３】

【表１】

【００２４】このようなバス信号の他に、各プロセッサ
間でバスの使用権の調停を行うためのアービトレーショ
ン用の信号が必要であるが、これについての説明は省略
する。なお、表１の信号名の箇所に示した“＊”は、負
論理の信号であることを表わす記号である。また、“Ａ
Ｄ〔63：０〕”とは、アドレスおよびデータがマルチプ
レックスされた６４ビットのバスであることを示してい
る。“ＡＳ＊”は、Ｃ２２あるいはキャッシュ・メモリ
２３がＡＤ〔63：０〕上にアドレス情報を出力したこと
を示す信号である。この“ＡＳ＊”が出力されたとき
を、アドレス・フェーズと呼ぶ。このときＡＤ〔63：
０〕上には次の表２に示すように、アクセスのための情
報が出力されるものとする。

【００２５】

【表２】

【００２６】“ＡＣＫ＊”は、アクセスが完了したこと
を知らせる信号であり、バス・スレーブから出力され
る。Ｅｒｒ＊は、アクセスが異常終了したことを知らせ
る信号である。ＡＣＫ＊とＥｒｒ＊が同時に出力される
場合をＲ＆Ｒ（Relinguish andRetry）と呼ぶ。この場
合、メモリ・バス２１の使用を管理する管理者としての
バス・マスタは、一旦バスの使用権を開放した後に再び
アクセスをやり直す。この機構により、バス使用権の取
り合いによるデッド・ロックを回避することができる。

【００２７】“Ｓｈｒ＊”は、複数のキャッシュ・メモ
リ２３上にアクセス中のデータが保持されている信号で
ある。この信号は、全キャッシュ・メモリ２３からオー
プン・コレクタ出力によってドライブされる。メモリ・
バス２１上のキャッシュ・メモリ２３は、バス上のアク
セスを監視し、自分のキャッシュ・メモリ２３内に保持
されているアクセスを検知した場合、この信号を出力す
るようになっている。

【００２８】“ＯＷＮ＊”は、アクセス中のデータが別
のキャッシュ・メモリ２３上で更新されていることを示
す信号である。この信号は、更新されたデータを保持す
るキャッシュ・メモリ２３から出力される。この場合、
メモリ２４上のデータは最新のものではないので、この
データはキャッシュ・メモリから返される。ＣＬＫは、
メモリ・バス２１上の同期クロックである。

【００２９】次に、表２に示したアドレス・フェーズで
の情報について説明する。ＡＤＲ〔31：０〕は、アクセ
ス対象となるアドレスを指定するフィールドである。Ｔ
ＹＰＥ〔3:0 〕は、アクセスするタイプを指定するフィ
ールドであり、次の表３のようにデコードされる。ＩＤ
〔３：０〕は、バス上のデバイスＩＤである。

【００３０】

【表３】

【００３１】アクセス・タイプの説明

【００３２】表３における“ＷＲ”は、ＣＰＵ２２とキ
ャッシュ・メモリ２３からメモリ２４に対する書き込み
を意味し、更新されたキャッシュ・エントリのリプレー
ス時の書き戻し等に使用される。“ＲＤ”は、キャッシ
ュの対象とならないメモリ・エリアへの読み出しを意味
し、キャッシュ・メモリ２３のスヌープ動作の対象外で
ある。“ＣＩ”は、すべてのキャッシュ・メモリ２３へ
のエントリの無効化要求であり、キャッシュ・メモリ２
３がこのアドレスのコピーを保持していた場合には、そ
のエントリが無効化される。

【００３３】“ＣＲ”は、キャッシュ対象エリアへの読
み出しを意味する。他のキャッシュ・メモリ２３内にこ
のアドレスのデータが保持されている場合、そのキャッ
シュ・メモリ２３はＳＨＲ＊を出力する。また、他のキ
ャッシュ・メモリ２３上でデータが更新された場合に
は、そのキャッシュ・メモリ２３はＳＨＲ＊とＯＷＮ＊
信号を出力して更新されたデータを返送する。この場
合、ＯＷＮ＊信号によって、メモリ２４は読み出しの動
作を行わない。

【００３４】“ＣＲＩ”は、読み出しとエントリの無効
化を同時に行うアクセスを意味する。このアドレスを保
持するキャッシュ・メモリ２３は、そのエントリを無効
化する。他のキャッシュ・メモリ２３上でデータが更新
された場合には、ＯＷＮ＊信号を出力し、更新されたデ
ータを返した後に、そのエントリを無効化する。

【００３５】バス・シーケンスの説明

【００３６】図２は、以上のようなメモリ・バスの構成
による実際のバス・アクセスのシーケンスを表わしたも
のである。このうち同図（ａ）は通常のＲＤサイクル
（シーケンス）を表わしている。このＲＤシーケンスで
は、前記したバス・マスタがアドレス情報をＡＤに出力
し、ＡＳ＊をこれに応じて出力すると、同じく前記した
バス・スレーブがデータを返してＡＣＫ＊を出力するよ
うになっている。

【００３７】同図（ｂ）は、ＷＲサイクル（シーケン
ス）を表わしたものである。バス・マスタがＡＳ＊を出
力したと同時にアドレス情報がＡＤ上に出力され、続い
て書込データが出力される。バス・スレーブは書き込み
が完了した時点でＡＣＫを返し、バス・マスタは次の書
込データを出力する。

【００３８】同図（ｃ）は、ＣＲサイクル（シーケン
ス）を表わしたものである。この図には他のキャッシュ
・メモリ２３からＯＷＮ＊信号が出力された場合を示し
てある。この場合、データはＯＷＮ＊信号を出力したキ
ャッシュ・メモリ２３から替えされることになる。

【００３９】この図２に示したように、メモリ・バス２
１のアクセスは３２バイト単位（６４ビットバス＝８バ
イト×４バス転送）で行われるものとする。また、これ
に伴って、各キャッシュ・メモリ２３のブロック・サイ
ズは３２バイトであるものとする。

【００４０】キャッシュ・コンシステンシィについての
説明

【００４１】以上説明したバイト・アクセスを用いて、
メモリ・バイト２１上のキャッシュ・メモリ２３は常に
自分がストアしているキャッシュ・エントリが他のキャ
ッシュ・メモリ２３と共有のものであるかどうかを管理
し、データの不一致が発生しないように制御を行う。

【０００★】図３は、キャッシュ・エントリがＣＰＵお
よびメモリ・バスの動作に対して取るべき状態遷移を示
したものである。この図の中で示した（１）〜（１４）
の記号はキャッシュ・メモリ２３の状態であり、これは
次の表４のように定義される。

【００４２】

【表４】

【００４３】この図３内の矢印は、各状態からの遷移を
表わしたものである。次の表５〜表７は各遷移トリガを
示している。

【００４４】

【表５】

【００４５】

【表６】

【００４６】

【表７】

【００４７】以上の制御シーケンスによって、キャッシ
ュ・メモリ２３上のデータが更新される場合、唯一のキ
ャッシュ・メモリ２３にのみそのデータが存在すること
が保証され、キャッシュ・メモリ２３間のデータの不一
致が避けられる。

【００４８】以上説明したスヌープ方式の技術は公知の
ものであり、すでに多くの実システムが存在している。
したがって、以上の説明は次に述べるシステム・バス１
１の動作の理解の手助けとして行ったものである。

【００４９】バス・インターフェースの説明

【００５０】各メモリ・バス２１上のキャッシュ・メモ
リ２４は、以上説明したように通常のスヌープ機構を持
ったマルチ・プロセッサ・システムとして動作する。こ
れに対して、バス・インターフェース２５（図１）は、
メモリ・バス２１に対して１つのキャッシュ・メモリで
あるかのように振る舞いながら、全セグメントを単一空
間のシェアド・メモリ・マルチ・プロセッサ・システム
として動作させる。

【００５１】ＣＰＵ２２は命令あるデータのアクセスを
行うとき、これが自己のプロセッサ・セグメント内のキ
ャッシュ・メモリ２３あるいはメモリ２４上に存在する
場合には、これを読み出すことは当然である。これ以外
の場合、各バス・インターフェース２５は、システム・
バス１１を介して他のプロセッサ・セグメント１２内の
バス・インターフェース２５に要求を出すことになる。
この相手側のバス・インターフェース２５は、自分のメ
モリ・バス２１上のデータが他のプロセッサ・セグメン
ト１２内のメモリ・バス２１上のキャッシュ・メモリ２
３に保持されていることをディレクトリ２６上に記憶し
ておくことによって、キャッシュ・コンシステンシィを
保つ。

【００５２】ディレクトリ構造の説明

【００５３】通常のディレクトリ方式では、メモリの全
ブロックに１つずつディレクトリがある。本実施例のデ
ィレクトリ２６は、限られた数のエントリした持たな
い、いわゆるキャッシュ的な動作を行う。したがって、
あるメモリ・バス２１から同時に外部のキャッシュ・メ
モリ２３に保持できるデータの数には制限がある。

【００５４】ここで、このディレクトリ２６が１０２４
エントリ×４ウェイ（ｗａｙ）のセット・アソシエイテ
ィブ・キャッシュ構造をとることにする。先に説明した
ように、キャッシュ・メモリ２３のブロック・サイズを
３２バイトとすると、表２に定めたＡＤＲ〔３１：０〕
のアドレスは、ＡＤＲ〔４：０〕がブロック内バイトオ
フセットを指し、ＡＤＲ〔１４：５〕が１０２４のキャ
ッシュ・ラインを選ぶのに用いられる。残りのＡＤＲ
〔３１：１５〕がキャッシュ・メモリ２３内に保持され
るタグに分類される。

【００５５】次の表８は、ディレクトリ２６内の１エン
トリに保持されているデータを示している。

【００５６】

【表８】

【００５７】ここでＳＩＤ〔３：０〕は、各バス・イン
ターフェース２５ごとにユニークに割り当てられる識別
コードを保持するためのフィールドである。これは、先
に示したメモリ・バス２１上のデバイス・コードとは別
のものである。

【００５８】次にフィールドの値と定義について説明す
る。

【００５９】（イ）Valid ＝０のとき、このエントリは
無効であり、残りのフィールドは意味を持たない（Inva
lid ）。

【００６０】（ロ）Valid ＝１、Dirty ＝０、Multi ＝
０のとき、このエントリで示されるデータ・ブロック
が、ＳＩＤ〔３：０〕で示されるバス・インターフェー
ス２５上のキャッシュ・メモリ２３に保持されている。
キャッシュ・メモリ２３上のデータは更新されていない
（Clean Single状態）。

【００６１】（ハ）Valid ＝１、Dirty ＝０、Multi ＝
１のとき、このエントリのデータ・ブロックは、複数の
バス・インターフェース２５上のキャッシュ・メモリ２
３に保持されている。これは、同一のバス・インターフ
ェース２５上の複数のキャッシュ・メモリ２３Ａ〜２３
Ｃではなく、あくまでも別のメモリ・バス２１上のキャ
ッシュ・メモリ２３である。この状態で、キャッシュ・
メモリ２３上のデータは更新されていない（CleanMulti
ple状態）。この場合には、ＳＩＤ〔３：０〕の情報は
意味を持たない。

【００６２】（ニ）Valid ＝１、Dirty ＝１、Multi ＝
０のとき、このエントリのデータはＳＩＤ〔３：０〕で
示されるバス・インターフェース２５上のキャッシュ・
メモリ２３に保持され、データはキャッシュ・メモリ２
３上で更新されている（Dirty Single）。

【００６３】（ホ）Valid ＝１、Dirty ＝１、Multi ＝
０のとき、データはＳＩＤ〔３：０〕のバス・インター
フェース２５上のキャッシュ・メモリ２３で更新され、
他のバス・インターフェース２５上のキャッシュ・メモ
リ２３にもコピーが保持されている（Dirty Multiple状
態）。

【００６４】システム・バス信号の説明

【００６５】各バス・インターフェース２５間を接続す
るシステム・バス１１は、バス・マスタが発行した要求
を処理するために、バス・スレーブが更に別のバス要求
を発行する機能をもっている。次の表９に本実施例で用
いられているシステム・バス信号を示す。

【００６６】

【表９】

【００６７】ここで“ＳＹＡＤ〔６３：０〕”とは、６
４ビット構成のアドレスやデータを時分割で転送するた
めのマルチプレックス・バスを指す。“ＭＡＳ＊”と
は、システム・バス・マスタがＳＹＡＤ〔６３：０〕に
アドレス情報を出して、マスタ・バス・トランザクショ
ンを開始したことを示す信号である。“ＭＡＣＫ＊”と
は、システム・バス・スレーブがマスタ・バス・トラン
ザクションの完了を示すための信号である。“ＭＥＲＲ
＊”とは、システム・バス・スレーブがマスタにマスタ
・バス・トランザクションのエラーの終了を通知するた
めの信号である。

【００６８】“ＳＡＳ＊”とは、システム・バス・スレ
ーブが、マスタ・バス・トランザクションの処理のため
に、ＳＹＡＤ〔６３：０〕にアドレス情報を出力し、ス
レーブ・バス・トランザクションを開始したことを示す
信号である。“ＳＡＣＫ＊”とは、スレーブ・バス・ト
ランザクションのアクセス先である２次スレーブがトラ
ンザクションの終了を示すための信号である。“ＳＥＲ
Ｒ＊”とは、２次スレーブがスレーブ・バス・トランザ
クションのエラー終了を知らせる信号である。

【００６９】“ＳＡＶＤ＊”とは、スレーブがマスタに
対して、２次スレーブからのＳＡＣＫ＊およびＳＥＲＲ
＊の組み合わせデータをもって、マスタ・バス・トラン
ザクションの終了とすることを知らせる信号である。
“ＩＢＳＹ＊”とは、システム・バス１１でのインバリ
デート・リクエストの処理中であることを知らせる信号
である。各バス・インターフェース２５からオープン・
ドレイン・ゲートにてドライブされ、全バス・インター
フェース２５上での処理が終了した時点でネゲートされ
る。

【００７０】“ＳＢＳＹ＊”とは、バス・マスタがバス
を使用中であることを示す信号である。“ＡＲＢ〔５：
０〕”とは、アービトレーション・バスを示す。このバ
スは各バス・インターフェース２５上のアービトレーシ
ョン回路（後に図６で説明する。）を介してオープン・
コレクタ・ゲートにてドライブされ、バス上の唯一のバ
ス使用権者を選択する。

【００７１】“ＡＢＳ＊”とは、アービトレーション・
ストローブを示す。ＡＲＢ〔５：０〕を使用したアービ
トレーション・サイクルの実施中であることを示してい
る。各バス・インターフェース２５は、ＡＢＳ＊が出力
されていないことを検知した次のクロック・エッジから
ＡＢＳ＊を出力して、アービトレーション・サイクルを
開始することができる。“ＡＢＲＱ＊”とは、アービト
レーション・リクエストを示す。この信号は現在進行中
のアービトレーション・サイクルを中断し、再度やり直
しをリクエストするために用いられる。この信号を出力
することができるのは、ＳＢＳＹ＊とＡＢＳ＊とがとも
に出力されていることを検知した場合に限る。この信号
を検知したアービトレーション参加者は、一旦、ＡＢＳ
＊をネゲートして、再度アービトレーション・サイクル
をやり直す。

【００７２】バス・アドレス情報の説明

【００７３】ＭＡＳ＊およびＳＡＳ＊が出力されたと
き、ＳＹＡＤ〔６３：０〕上には次の表１０に示すアド
レス情報が出力される。

【００７４】

【表１０】

【００７５】ここで“ＡＤＲ〔３１：０〕”とは、３２
ビットのアクセス・アドレスが出力されることを示して
いる。“ＭＩ”とは、インバリデートを要求する対象
が、システム・バス１１上の全バス・インターフェース
２５であることを示すビットである。このビットが有効
になるのは、次に示す表１１のＳＩＮおよびＳＴＲＩコ
マンドのときだけである。ＴＹＰＥ〔３：０〕は、シス
テム・バス１１上のアクセス・タイプを示している。タ
イプは、次の表１１のようにデコードされる。

【００７６】

【表１１】

【００７７】ＴＩＤ〔３：０〕とは、特定のバス・イン
ターフェース２５に対して、アクセスを指定するフィー
ルドをいう。このフィールドが有効なアクセスは、ＳＩ
Ｎ、ＳＴＲおよびＳＴＲＩのみである。ただし、ＳＩＮ
とＳＴＲＩアクセスで、ＭＩビットが“１”の場合に
は、全バス・インターフェース２５に対するインバリデ
ート要求となる。ＳＩＤ〔３：０〕とは、バス・トラン
ザクションを開始したバス・インターフェース２５のＩ
Ｄを出力することを示している。

【００７８】アクセス・タイプの説明

【００７９】表１１に示したアクセス・タイプは次のよ
うに定義される。

【００８０】“ＳＷＲ”は、システム・バス１１経由
で、他のメモリ・バス２１上のメモリ２４へデータを書
き込む要求である。

【００８１】“ＳＲＤ”は、システム・バス１１経由
で、他のメモリ・バス２１上のメモリ２４へデータを読
み出す要求である。

【００８２】“ＳＡＲ”は、他のメモリ・バス２１上
のデータへの書き込み権の要求である。

【００８３】“ＳＣＲ”は、外部メモリ・バス２１上
のデータに対するコヒーレント・リードを要求するリク
エストである。キャッシュ・メモリ２３上でデータが更
新された場合には、最新のデータが返されなければなら
ない。

【００８４】“ＳＣＲＡ”は、外部メモリ・バス２１
上、データへのコヒーレント・リードと書き込み権を要
求するものである。データがキャッシュ・メモリ２３上
で更新されていた場合、その最新のデータが返される。
このとき、この更新されたデータについて、更新される
前のデータのコピーを保持するすべてのキャッシュ・メ
モリ２３の内容は、最新のデータとは異なることになる
ので無効化されなければならない。

【００８５】“ＳＩＮ”は、外部メモリ・バス２１上
のキャッシュ・メモリ２３へのインバリデートを要求す
るものである。ＭＩビットが“０”の場合、ＴＩＤ
〔３：０〕で指定されるバス・インターフェース２５上
のキャッシュ・メモリ２３のみが対象となる。ＭＩビッ
トが“１”の場合、全てのバス・インターフェース２５
がインバリデートの処理を行う。

【００８６】“ＳＴＲ”は、外部メモリ・バス２１上
のキャッシュ・メモリ２３からデータを読み出す要求で
ある。ＴＩＤ〔３：０〕で指定されるバス・インターフ
ェース２５上のキャッシュ・メモリ２３が読み出しの対
象である。

【００８７】“ＳＴＲＩ”は、ＳＴＲとＳＩＮを同時
に行う要求である。ＭＩビットが“０”の場合、ＴＩＤ
〔３：０〕のバス・インターフェース２５のみが対象と
なる。ＭＩビットが“１”の場合、ＴＩＤ〔３：０〕の
バス・インターフェース２５上のキャッシュ・メモリ２
３が読み出しの対象であり、他のバス・インターフェー
ス２５もインバリデート処理を行う。

【００８８】以上のアクセス・タイプのうち〜のみ
がスレーブ・バス・トランザクションに用いられる。

【００８９】システム・バス・トランザクション・シー
ケンスの説明

【００９０】図４および図５は、以上のシステム・バス
信号を用いて行われるバス・トランザクション・シーケ
ンスを説明するためのものである。バス・トランザクシ
ョン・シーケンスは、次の規則に従って動作する。

【００９１】マスタ・バス・トランザクションは、Ｍ
ＡＳ＊の出力で開始され、ＭＡＣＫ＊（またはＭＥＲＲ
＊）にて終了する（図４（ａ））。

【００９２】ＳＷＲ・マスタ・トランザクションでの
書き込みデータは、アドレス・フェーズに引続き連続し
て転送され、ＭＡＣＫ＊によるハンドシェークは行わな
い。ＭＡＣＫ＊は全処理の終了時ｔ₁ に返される（図４
（ｂ））。

【００９３】ＳＲＤ、ＳＣＲ、ＳＣＲＡ、ＳＴＲおよ
びＳＴＲＩのトランザクションにおけるスレーブ（また
は２次スレーブ）からの読み出しデータについては、Ｍ
ＡＣＫ＊（またはＳＡＣＫ＊）によるハンドシェークが
行われる。バス転送は３２バイトのみであるため、４回
の転送完了にてトランザクションが終了する（図４
（ｃ））。

【００９４】マスタ・トランザクションの処理のた
め、スレーブはＳＡＳ＊を用いて、スレーブ・トランザ
クションを開始することができる。スレーブ・トランザ
クションは、ＳＡＳ＊の出力で開始され、ＳＡＣＫ＊
（またはＳＥＲＲ＊）にて終了する（図４（ｄ））。

【００９５】ＳＩＮおよびＳＴＲＩのアクセス時に、
ＭＩが“１”の場合、バス・マスタを除いたすべてのバ
ス・インターフェース２５がインバリデートの対象とな
る。バス・インターフェース２５はこの条件を検知した
とき、直ちにＩＢＳＹ＊を出力し、各メモリ・バス２１
上でＣＩ（コヒーレント・インバリデート）を実行す
る。マスタはＩＢＳＹ＊のネゲートを待ってから、ＳＢ
ＳＹ＊をネゲートし、バスを開放する（図５（ｅ））。

【００９６】スレーブ・トランザクションを発行した
スレーブは、ＳＡＶＤ＊を出力することによって、２次
スレーブからのＳＡＣＫ＊（またはＳＥＲＲ＊）をもっ
て、ＭＡＣＫ＊（ＭＥＲＲ＊）とすることができる。こ
れによって２次スレーブからの応答をマスタに直接引き
渡すことができる（図５（ｆ））。なお、図５（ｆ）に
おける時刻ｔ₂ は、マスタ・トランザクションの完了の
時刻を表わしている。

【００９７】以上のシーケンスに従って、各バス・イン
ターフェース２５はシステム・バス１１上でのデータ転
送を行う。

【００９８】アービトレーション・シーケンスの説明

【００９９】各バス・インターフェース２５は、メモリ
・バス２１上のアクセスによってシステム・バス１１に
よるアクセスが必要になったとき、バス・アービトレー
ションを行う。本実施例でのアービトレーションは、Ｓ
ＢＳＹ＊、ＡＢＳ＊、ＡＲＢ〔５：０〕およびＡＢＲＱ
＊で行われる。以下アービトレーションの動作について
説明するが、これらは本発明での特別な方式ではなく、
公知の技術であり、ほじで説明するシステム全体の理解
を容易にするためのものである。

【０１００】バス使用権の必要なバス・インターフェー
ス２５は、ＡＢＳ＊がネゲートされたことを検知後、Ａ
ＲＢ〔５：０〕にアービトレーション・コードを出力
し、ＡＢＳ＊をアサートしてアービトレーションに参加
する。ＡＲＢ〔５：０〕は、上位２ビットがプライオリ
ティであり、下位４ビットに各バス・インターフェース
２５のＩＤが出力されるようになっている。これらはア
ービトレーション回路に入力される。

【０１０１】図６は、アービトレーション回路の構成を
表わしたものである。アービトレーション回路４１は、
各位に対応したビットＩＤ

〔０〕〜ＩＤ〔３〕、ＰＲ

〔０〕、ＰＲ〔１〕を入力する２入力オアゲート４２₁
〜４２₆ およびアンドゲート４３₁ 〜４３₆ を備えてい
る。各アンドゲート４３₁ 〜４３₆ の出力端子にはオー
プン・コレクタ・ゲート４４₁ 〜４４₆ の入力側が配置
されており、その出力側はインバータ４５₁ 〜４５₆ を
介して対応する２入力オアゲート４２₁ 〜４２₆ のもう
一方の入力端子に接続されている。また、このアービト
レーション回路４１では、各アンドゲート４３₁ 〜４３
₆ にイネーブル信号が入力される他、アンドゲート４３
₅ にはオアゲート４２₆ の出力が、またアンドゲート４
３₄ にはアンドゲート４２₆ および４２₅ の出力が、更
にアンドゲート４３₃ にはアンドゲート４２₆ 、４２₅
および４２₄ の出力がそれぞれ入力されるようになって
いる。アンドゲート４３₂ および４３₁ についても同様
に入力が増加している。そして、更に他のアンドゲート
４６には、イネーブル信号とオアゲート４２₁ 、４２ ₃
〜４２₆ の各出力信号が入力され、ＷＩＮ信号が出力さ
れるようになっている。

【０１０２】この図６に示したアービトレーション回路
４１では、上位ビットより自己出力とバス・データを比
較し、データが不一致のときにはそのビットより下位の
出力を禁止するようになっている。バスはオープン・コ
レクタでドライブされるため、常にバス上では“０”出
力が優先し、ＡＲＢ〔５：０〕＝“００００００”が最
も高いプライオリティを持つ。アービトレーションは、
バスが安定状態に達するまで待ち、最終的に、この図６
に示したアービトレーション回路４１にＷＩＮ信号を得
たバス・インターフェース２５がバスの使用権を持つこ
とになる。

【０１０３】ＡＲＢ〔５：４〕の２ビットは、プライオ
リティで、４レベルのプライオリティをサポートする。
最高プライオリティＡＲＢ〔５：４〕＝“００”は、後
に説明するディレクトリ・エントリのインバリデート処
理のために用いられる。ＡＢＲＱ＊信号は、システム・
バス１１のトランザクション処理中に、このインバリデ
ート要求が発生したとき、現在決定している次のバス使
用者を無効化し、再度アービトレーション・サイクルを
やり直すために用いられる。

【０１０４】図７は、一連のアービトレーション・シー
ケンスを表わしたものである。サイクル“０”で、前の
バス使用者がＳＢＳＹ＊を開放し、アービトレーション
の勝者（ＷＩＮ０）がＳＢＳＹ＊をサイクル“１”より
出力してバスを使用し始める。これと同時に、ＷＩＮ０
はＡＢＳ＊およびＡＲＢ〔５：０〕をネゲートする。サ
イクル“２”にて、バス要求を持つバス・インターフェ
ース２５は、ＡＢＳ＊のネゲートを検知し、ＡＢＳ＊お
よび自己のアービトレーション値を出力して、次のアー
ビトレーション・サイクルを開始する。

【０１０５】サイクル“４”にて、勝者（ＷＩＮ１）が
決定するが、サイクル“５”でアービトレーションの再
リクエスト（ＡＢＲＱ＊）が発生し、全バス・インター
フェース２５は、ＡＢＳ＊をネゲートし、再びアービト
レーションをやり直す。サイクル“９”で新しい勝者
（ＷＩＮ２）が決定し、サイクル“１１”からバスを使
用し始める。

【０１０６】本実施例にこのアービトレーション方式を
用いた理由は、（ｉ）中央アービタのような特別な機構
が必要なく、システムの拡張性が高い他、（ｉｉ）複数
のプライオリティ・レベルが取り扱えるため、緊急の処
理に対応可能である等による。もちろん、この方式を用
いる必要は必ずしも存在せず、例えば通常用いられてい
る各バス・ユーザごとの専用線と中央アービタによる方
式でも構わない。

【０１０７】メモリ・バスに対するバス・インターフェ
ースの動作

【０１０８】バス・インターフェース２５は、以上説明
したバスの動作に従って、キャッシュ・メモリ２３間の
記憶内容の不一致が発生しないように制御を行う。ま
ず、自分のメモリ・バス２１上のトランザクションに対
して、どのように動作するかについて説明を行う。

【０１０９】表３で示したメモリ・バス２１上のトラン
ザクションに対して、バス・インターフェース２５が動
作する必要のあるアドレス条件は、次の表１２のように
なる。これ以外のアドレスは、ＣＰＵ２２、キャッシュ
・メモリ２３およびメモリ２４間のみで解決する。

【０１１０】

【表１２】

【０１１１】表３のメモリ・バス・トランザクション
と、表１２のアドレス条件に対して、バス・インターフ
ェース２５は次の表１３および表１４に示す動作を行
う。

【０１１２】

【表１３】

【０１１３】

【表１４】

【０１１４】以上のように振る舞うことで、バス・イン
ターフェース２５はメモリ・バス２１上からは１つのキ
ャッシュ・メモリ２３のように見える。

【０１１５】バス・インターフェースのシステム・バス
に対する動作

【０１１６】表１３および表１４のような動作によっ
て、各バス・インターフェース２５はシステム・バス１
１上に表１１に示すタイプのトランザクションを発生さ
せる。これに対して、要求を受ける側のバス・インター
フェース２５上のディレクトリ条件は、次の表１５のも
のが考えられる。

【０１１７】

【表１５】

【０１１８】ここで、表１１のトランザクション・タイ
プのうち、ＳＩＮ、ＳＴＲおよびＳＴＲＩは、自己メモ
リ・バス２１のエリアではなく、アドレス・フェーズの
ＴＩＤおよびＭＩフィールドによって動作が定まる。次
の表１６はこれを表わしたものである。

【０１１９】

【表１６】

【０１２０】それ以外のアクセス・タイプについては、
自己メモリ・バス２１のアドレスに対し、表１４のディ
レクトリ条件に対して、次の表１７および表１８のよう
に動作する。

【０１２１】

【表１７】

【０１２２】

【表１８】

【０１２３】表１８において、（♯）の箇所について
は、システム・バス１１へのＳＩＮは、ＳＩＤと、エン
トリ内のＩＤが一致した場合には不要である。また、
（♯♯）の箇所については、ＳＩＤとエントリ内のＩＤ
が一致した場合には、Ｍｕｌｔｉビットはセットしな
い。

【０１２４】ところで、表１７および表１８において
は、新エントリを作成する場合、４ウェイ・セット・ア
ソシエイティブの構成をとる。ディレクトリには、空が
ない場合が発生する。この場合には、４つのエントリか
ら１つを選び、そのエントリを無効化する必要がある。
なお、選択にはランダム、ＬＩＦＯ（後入れ先出し）、
ＬＲＵ（日本語名あるいはフルネーム？？？）等
の各種の方法を採ることができる。エントリの無効化の
操作は、バス・インターフェース２５内に設けられたイ
ンバリデート・ペンディング・バッファ（ＩＰＢ）を用
いて行われる。以下にその処理手順を示す。

【０１２５】（ａ）選ばれたエントリの内容が、インバ
リデート・ペンディング・バッファにコピーされる。

【０１２６】（ｂ）インバリデート・ペンディング・バ
ッファのインバリデートは、アービトレーションの最高
プライオリティを持つ。インバリデート・ペンディング
・バッファにエントリがコピーされた場合、ＡＢＲＱ＊
を用いてアービトレーションを再度行い、確実に現在処
理中の次のバス使用権がインバリデート・ペンディング
・バッファ処理に渡るようにする。

【０１２７】（ｃ）インバリデート・ペンディング・バ
ッファ上のエントリは、メモリ・バス２１上のトランザ
クションをスヌープする機能を持つ。メモリ・バス２１
上のＣＲまたはＣＲＩがエントリにヒットしてＤビット
が“１”の場合には、バスへＳＨＲ＊およびＯＷＮ＊を
出力し、メモリが応答するのを禁止した後、先に説明し
たＲ＆Ｒアクノリッジを返し、アクセスのリライトを要
求する。この操作は、インバリデートが終了するまで行
われ、インバリデート・ペンディング・バッファ上のエ
ントリが無効になった後は、通常のメモリ・バス上のメ
モリ・アクセスとなる。

【０１２８】（ｄ）インバリデート・ペンディング・バ
ッファ上のエントリのDirty が“０”の場合には、シス
テム・バス１１に対してＳＩＮ要求を出力する。Dirty
が“１”の場合、システム・バス１１にＳＴＲＩ要求を
出し、更新されたデータを読み取り、メモリ・バス２１
上のメモリ２４にＷＲで書き戻す。

【０１２９】以上により、新しいエントリの作成のため
の旧エントリは、次のシステム・バス・トランザクショ
ンで確実にインバリデートされ、それぞれのキャッシュ
・メモリ２３間でのデータの不一致等の不都合は生じな
い。

【０１３０】これまで、バス・インターフェース２５の
動作を中心に説明を行った。次にディレクトリの状態遷
移について説明する。

【０１３１】ディレクトリ状態遷移の説明

【０１３２】図８は、ディレクトリの１エントリの状態
遷移を表わしたものである。この図に示した各矢印での
動作を次の表１８〜表２０に示す。

【０１３３】

【表１９】

【０１３４】

【表２０】

【０１３５】

【表２１】

【０１３６】以上のような操作を行うことによって、メ
モリ・バス２１上のみのスヌープ動作と同様に、キャッ
シュ・メモリ２３上でデータが行進されるときに唯一の
キャッシュ・メモリ２３にのみそのデータが存在するこ
とが保証され、キャッシュ・メモリ２３間でのデータの
不一致が発生しない。これを図３に示したキャッシュ・
メモリの状態遷移において、説明する。外部メモリ・バ
ス２１へのＣＲ時には、必ずＳＨＲ＊が出力されるの
で、（１）の遷移は発生せず、必ず（２）の遷移とな
る。従って、キャッシュ・メモリ２３上での更新を検知
することのできない（４）の遷移は発生しないことにな
り、必ず更新時に唯一のデータであることが保証される
ためである。

【０１３７】なお、実施例ではライト・インバリデート
（Write Invalidate) 方式のスヌープ機構を持ったメモ
リ・バスを用いたが、ライト・ブロードキャスト（Writ
e Broadcast ）方式等、他のスヌープ機構にも本発明を
適用することが可能である。この場合には、システム・
バス上のプロトコル等に変更が必要であるが、外部キャ
ッシュ・メモリに存在しているデータのディレクトリを
管理して、キャッシュ・メモリ上のデータの不一致の発
生を避けるという基本構成に変わりはない。

【０１３８】また、実施例では６４ビット幅のパラレル
・バスを用いることにしたが、シリアル・バス等のよう
に全く異なったバス構成に対しても本発明を適用するこ
とができる。更に、実施例ではキャッシュ・メモリを介
してＣＰＵをメモリ・バスに接続したが、プロセッサ・
セグメント内のキャッシュ・メモリの配置についてはこ
れに限るものではない。これらについての変形例を次に
説明する。

【０１３９】変形例

【０１４０】図９は、本発明の第１の変形例におけるデ
ータ処理装置の構成を表わしたものである。この第１の
変形例では各ＣＰＵ２２Ａ〜２２Ｃに１つずつ対応する
キャッシュ・メモリは存在せず、各ＣＰＵ２２Ａ〜２２
Ｃはメモリ・バス２１に直接接続されている。メモリ・
バス２１にはこれらのＣＰＵ２２Ａ〜２２Ｃに共通する
キャッシュ・メモリ２３Ｄが配置されている。各プロセ
ッサ・セグメント１２ ₁ 〜１２_N はこのような変更点を
有している。それぞれのプロセッサ・セグメント１２₁
〜１２_N 内のバス・インターフェース２５₁ 〜２５_N に
は、自己のメモリ・バス２１₁ 〜２１_N 上のメモリ２４
₁ 〜２４_N 内のデータが外部のキャッシュ・メモリ内に
保持されていることを記憶するためのディレクトリ２６
₁ 〜２６ _N が接続されているのは先の実施例と同様であ
る。

【０１４１】図１０は、本発明の第２の変形例における
データ処理装置の構成を表わしたものである。この第２
の変形例でも各ＣＰＵ２２Ａ〜２２Ｃに１つずつ対応す
るキャッシュ・メモリは存在せず、各ＣＰＵ２２Ａ〜２
２Ｃはメモリ・バス２１に直接接続されている。メモリ
２４は、これらのＣＰＵ２２Ａ〜２２Ｃに共通するキャ
ッシュ・メモリ２３Ｅを介してメモリ・バス２１に接続
されている。各プロセッサ・セグメント１２₁ 〜１２_N
はこのような変更点を有している。それぞれのプロセッ
サ・セグメント１２₁ 〜１２_N 内のバス・インターフェ
ース２５₁ 〜２５_N には、自己のメモリ・バス２１₁ 〜
２１_N 上のメモリ２４₁ 〜２４_N 内のデータが外部のキ
ャッシュ・メモリ内に保持されていることを記憶するた
めのディレクトリ２６₁ 〜２６_N が接続されているのは
先の実施例および第１の変形例と同様である。

【０１４２】

【発明の効果】このように本発明によれば、データ処理
装置を複数のプロセッサ・セグメントとこれらを接続す
るシステム・バスで構成したので、それぞれのプロセッ
サ・セグメント内における各メモリ・バス上にローカル
に存在するデータについては、システム・バスの介在な
しに処理することができ、高速なアクセスが可能であ
る。したがって、大規模なマルチ・プロセッサを構成し
た場合や、速度の遅いシステム・バスを採用した場合で
も、ソフトウェアの最適化等の手法によってデータ処理
装置の性能低下を最小限に抑えることができるという効
果がある。

【図面の簡単な説明】

【図１】 本実施例におけるデータ処理装置の構成を表
わしたブロック図である。

【図２】 本実施例のメモリ・バスの構成によるバス・
アクセスのシーケンスを表わしたタイミング図である。

【図３】 キャッシュ・エントリがＣＰＵおよびメモリ
・バスの動作に対して取るべき状態遷移を示した説明図
である。

【図４】 本実施例でシステム・バス信号を用いて行わ
れるバス・トランザクション・シーケンスを表わした説
明図である。

【図５】 本実施例でシステム・バス信号を用いて行わ
れるバス・トランザクション・シーケンスを表わした説
明図である。

【図６】 本実施例におけるアービトレーション回路の
構成を表わした回路図である。

【図７】 本実施例における一連のアービトレーション
・シーケンスを表わしたタイミング図である。

【図８】 本実施例におけるディレクトリの１エントリ
の状態遷移を表わした説明図である。

【図９】 本発明の第１の変形例におけるデータ処理装
置の構成を表わしたブロック図である。

【図１０】 本発明の第２の変形例におけるデータ処理
装置の構成を表わしたブロック図である。

【符号の説明】

１１…システム・バス、１２…プロセッサ・セグメン
ト、２１…メモリ・バス、２２…ＣＰＵ、２３…キャッ
シュ・メモリ、２４…メモリ、２５…バス・インターフ
ェース

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、メモリと、それぞ
   れのプロセッサごとに配置され前記メモリの一部領域の
   コピーを保持するキャッシュ・メモリと、スヌープ機構
   を有しこれらキャッシュ・メモリと前記メモリを結合す
   るメモリ・バスと、このメモリ・バスに接続されたバス
   ・インターフェース部とからそれぞれ構成される複数の
   プロセッサ・セグメントが、それぞれの前記バス・イン
   ターフェース部を介して共通のシステム・バスと接続さ
   れており、これらプロセッサ・セグメントごとのバス・
   インターフェース部には、前記システム・バスに接続さ
   れた他のプロセッサ・セグメント内のキャッシュ・メモ
   リに保持されている自己のプロセッサ・セグメント内の
   データのアドレス情報を記憶するためのディレクトリが
   配置されていることを特徴とするデータ処理装置。
2. 【請求項２】 複数のプロセッサと、メモリと、このメ
   モリの一部領域のコピーを保持するキャッシュ・メモリ
   と、スヌープ機構を有しこれら複数のプロセッサと、メ
   モリおよびキャッシュ・メモリを結合するメモリ・バス
   と、このメモリ・バスに接続されたバス・インターフェ
   ース部とからそれぞれ構成される複数のプロセッサ・セ
   グメントが、それぞれの前記バス・インターフェース部
   を介して共通のシステム・バスと接続されており、これ
   らプロセッサ・セグメントごとのバス・インターフェー
   ス部には、前記システム・バスに接続された他のプロセ
   ッサ・セグメント内のキャッシュ・メモリに保持されて
   いる自己のプロセッサ・セグメント内のデータのアドレ
   ス情報を記憶するためのディレクトリが配置されている
   ことを特徴とするデータ処理装置。
3. 【請求項３】 複数のプロセッサと、メモリと、このメ
   モリと接続されその一部領域のコピーを保持するキャッ
   シュ・メモリと、スヌープ機構を有し前記複数のプロセ
   ッサと前記キャッシュ・メモリとを結合するメモリ・バ
   スと、このメモリ・バスに接続されたバス・インターフ
   ェース部とからそれぞれ構成される複数のプロセッサ・
   セグメントが、それぞれの前記バス・インターフェース
   部を介して共通のシステム・バスと接続されており、こ
   れらプロセッサ・セグメントごとのバス・インターフェ
   ース部には、前記システム・バスに接続された他のプロ
   セッサ・セグメント内のキャッシュ・メモリに保持され
   ている自己のプロセッサ・セグメント内のデータのアド
   レス情報を記憶するためのディレクトリが配置されてい
   ることを特徴とするデータ処理装置。