JP2982197B2 - キャッシュ用バスモニタ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュ用バスモニタ回路に関し、特にプ
ロセッサクロックと主記憶バスクロックとが非同期な情
報処理装置のキャッシュ用バスモニタ回路に関する。

〔従来の技術〕

従来、この種のキャッシュ用バスモニタ回路は、キャ
ッシュメモリにおいて、主記憶部に対し他のプロセッサ
が書込動作したとき、それによってキャッシュメモリ内
部のあるデータが主記憶部の内容との不一致を起こした
かどうか監視することを目的として、主記憶部への書込
アドレスとタグメモリとの比較を行い、これらがもし一
致することがあれば、タグメモリに付帯してその有効，
無効を示す有効ビットの中で該当するアドレスの有効ビ
ットを無効化（クリア）していた。

このようなバスモニタリングにより、キャッシュメモ
リの有効ビットを含むタグメモリは、主記憶部への書込
動作に応じて読出し（比較チェック）さらには書込み
（無効化）というアクセスが行われていた。

一方、プロセッサからのキャッシュメモリへの読出ア
クセスにおいても、キャッシュメモリ内に該当アドレス
のデータが存在するかどうかのチェックに有効ビットを
含むタグメモリを読出して比較チェックしていた。

したがって、キャッシュ用バスモニタ回路は、プロセ
ッサのメモリサイクルの処理能力低下をひき起こさない
ように、プロセッサからのキャッシュメモリアクセスに
できるだけウエイトをかけないようにする必要があった
が、一方では逆に、キャッシュメモリのバスモニタにウ
エイトがかかるとなると、他のプロセッサからの主記憶
部への書込動作が多発したときに、バスモニタの処理が
オーバーフローしてしまいキャッシュメモリ内のデータ
を全て無効化せざるを得なくなり、その場合もヒット率
の大幅低下を招き、プロセッサのメモリサイクル処理能
力低下をひき起こすことになるので、バスモニタリング
のタイミングは大変重要であった。

例えばマイクロコンピュータ用のキャッシュコントロ
ーラでは、プロセッサの動作クロックと主記憶バスの動
作クロックとは同期系のクロックという制約でバスモニ
タリングとプロセッサのキャッシュアクセスとを交互に
時分割で実行したり（例えばインテル社製82385）、非
同期の場合にはアービタを使って処理の優先順位を決め
ていた（例えばNEC製43608）。

〔発明が解決しようとする課題〕

しかし、上述した従来のキャッシュ用バスモニタ回路
では、最もバスモニタを必要とする、一本の主記憶バス
に複数のプロセッサが接続されるマルチプロセッサシス
テムにおいて、プロセッサと主記憶バスの動作クロック
とで同期をとることはそれぞれのプロセッサの性能を十
分に引き出す上で望ましくないし、また非同期にした場
合に、アービタを使ってプロセッサの動作とバスモニタ
の処理順を決定するのも、プロセッサのアクセスにいつ
もウエイトがかけられることも考えられ、やはりシステ
ムの処理能力が低下するという欠点がある。

〔課題を解決するための手段〕

本発明のキャッシュ用バスモニタ回路は、主記憶バス
とプロセッサの動作クロックが非同期なシステムの主記
憶バスのモニタリングを実行するキャッシュ用バスモニ
タ回路であって、第１のプロセッサからのキャッシュ読
出しアクセスのアドレスを主記憶バスクロックで同期化
してフェッチする読出アドレスレジスタと、前記読出ア
ドレスレジスタに順次フェッチされる読出アドレスを記
憶する擬似タグメモリと、第２のプロセッサから主記憶
部への書込動作で主記憶バス上に発生した書込アドレス
を主記憶バスクロックでフェッチする複数の書込アドレ
スレジスタと、前記擬似タグメモリのデータと前記書込
アドレスレジスタのデータとを比較する比較回路と、前
記比較回路の比較結果が一致を示した場合にはタグメモ
リのデータの有効，無効を示す有効ビットの無効化をプ
ロセッサクロックで同期化して要求する手段と、前記プ
ロセッサの非アクセス状態を監視する監視回路と、無効
化要求中に前記監視回路からの指示により無効化を実行
する無効化実行回路とを有することを特徴とする。

〔作用〕

上述した従来のキャッシュ用バスモニタ回路に対し、
本発明は、プロセッサクロックに同期してアクセスされ
るタグメモリ以外に主記憶バスクロックに同期してアド
レスを格納する擬似タグメモリを有することによって、
他の（第２の）プロセッサが主記憶部に書込動作を行な
ったアドレスの比較を擬似タグメモリと実行することが
でき、自（第１の）プロセッサからタグメモリへのアク
セスとの待合せがなくなり常時モニタリングが可能とな
る。

また、モニタリングした書込アドレスと擬似タグメモ
リとの比較結果が一致した場合には該当アドレスの無効
化を図る為に、プロセッサクロックと同期をとって無効
化要求信号アクティブとし、プロセッサ監視回路からの
タグメモリ非アクセス期間の検出による無効化実行許可
信号によって無効化動作を実行できるようになり、プロ
セッサのタグメモリアクセスの無効化動作による待ち合
せがなくなる。

〔実施例〕

次に、本発明の実施について図面を参照して説明す
る。

第１図は本発明の第１の実施例のブロック図である。

同期化レジスタ11は、第１の（自）プロセッサからキ
ャッシュメモリへアクセスのあったアドレスの中でキャ
ッシュ・ミスを発生したアドレスADPをフェッチするレ
ジスタで、プロセッサクロックで動作するアドレスADP
を主記憶バスクロックでサンプリングする。

読出アドレスレジスタ12は、非同期／同期化回路の第
２段目のレジスタで、同期化レジスタ11の内容を主記憶
バスクロックでサンプリングを行い、プロセッサからの
キャッシュ・ミス発生時のアドレスADPを主記憶バスク
ロックでの同期化を果たす。

選択回路13は擬似タグメモリ14にアクセスするアドレ
スAD_Tを選択する。この選択は制御回路19からの制御信
号CNT₂によって行なわれ、擬似タグメモリ14に書込む場
合には、読出アドレスレジスタ12からの下位側の読出ア
ドレスADR_Lが選ばれ、この時の書込みデータは読出アド
レスレジスタ12の上位側の読出アドレスADR_Uである。

一方、擬似タグメモリ14のデータが読出される場合に
は、選択回路17の下位側の書込アドレスADW_Lが選ばれ
る。擬似タグメモリ14は読出アドレスレジスタ12からの
出力により書込まれ、書込アドレスレジスタ15,16の一
方を選択した選択回路17からの下位側の書込アドレスAD
W_Lから読出される。この読出しのときは、読出データDT
_Tは比較回路18で選択回路17からの上位側の書込アドレ
スADW_Uと比較される。

書込アドレスレジスタ15,16は、主記憶バスからのモ
ニタリングアドレスADMを、主記憶バスクロックでフェ
ッチし書込アドレスADW₁,ADW₂として出力する。書込ア
ドレスレジスタ15,16は、モニタリングの度に交互にフ
ェッチする。

選択回路17は制御回路19からの制御信号CNT₁で書込ア
ドレスレジスタ15,16の一方を選択して上位側の書込ア
ドレスADW_Uは比較回路18へ、下位側の書込アドレスADW_L
は選択回路13へ出力する。

比較回路18は、擬似タグメモリ14からの読出データDT
_Tと選択回路17からの書込アドレスADW_Uとがビット対応
で完全に一致するかどうか比較して、その結果を一致信
号EQとして同期化レジスタ21に出力する。

制御回路19はバスモニタリング動作を示すバスモニタ
リング信号BMとブロックロード動作を示すブロックロー
ドシーケンス信号BLSを入力して、選択回路17へはバス
モニタリングによる書込アドレスレジスタ15,16を交互
に選択する制御信号CNT₁を出力し、選択回路13へは擬似
タグメモリ14が読出動作時にアクセスするアドレスを選
択回路17から下位側の書込アドレスADW_Lを選択する制御
信号CNT₂を出力する。この制御信号CNT₂は同時に同期化
レジスタ21もイネーブルにする。バスモニタリング信号
BMとブロックロードシーケンス信号BLSとは同時にはア
クティブとはならない。

バスモニタリング信号BMがアクティブになるのは、他
の（第２の）プロセッサが主記憶部に書込動作している
時で、ブロックロードシーケンス信号BLSがアクティブ
になるのは、自プロセッサが主記憶部から読出動作をし
ている時である。これらの動作は１つの主記憶部を共有
しているので排他的になる。

ところで、キャッシュ・ミスしたアドレスADPをレジ
スタ12へ書込みかつ擬似タグメモリ14へ書込むのは、キ
ャッシュ・ミス後に必然的に連動するブロックロード中
であり、したがってブロックロードシーケンス信号BLS
がアクティブとなっている時に制御信号CNT₂は選択回路
13でアドレスAD_Tとして読出アドレスレジスタ12の下位
側の読出アドレスADR_Lを選択する。

一方、バスモニタリング中は、モニタリングでフェッ
チした他のプロセッサからの主記憶バスからのモニタリ
ングアドレスADMを擬似タグメモリ14の出力と比較する
ので、制御信号CNT₂は選択回路13でアドレスAD_Tとして
選択回路17の下位側の書込アドレスADW_Lを選択しかつ、
その比較結果をフェッチする為に制御信号CNT₂で同期化
レジスタ21をイネーブルにする。

同期化レジスタ21は比較結果の一致信号EQをプロセッ
サクロックでフェッチすると、その出力信号を無効化要
求レジスタ22に送る。無効化要求レジスタ22は非同期／
同期化回路の第２段目のレジスタであるので、比較結果
の一致信号EQをプロセッサクロックでサンプリングし、
プロセッサクロックでの同期化を果たす。一致信号EQに
より比較結果が一致を示している場合は、同期化レジス
タ21と無効化要求レジスタ22によってプロセッサクロッ
クで同期化された無効化要求信号NRQが無効化実行回路2
3へ出力される。

無効化実行回路23は、無効化要求信号NRQがアクティ
ブとなり、かつプロセッサのタグアクセス監視回路25か
らの無効化許可信号NAKが送られてくると無効化動作を
実行する。無効化動作では、タグメモリ内にあるアドレ
スタグ毎の有効ビットをオフにしてそのアドレスタグを
無効化する。

タグアクセス監視回路25は、メモリサイクル・カウン
タ24からのプロセッサ非アクセス信号PNAを入力して、
無効化許可信号NAKを発生する。メモリサイクル・カウ
ンタ24はプロセッサのメモリサイクルをカウントし、ア
クセスの最初のカウントを検出すると次のサイクルでプ
ロセッサ非アクセス信号PNAを出力する。これは、メモ
リサイクルが開始されると次のメモリサイクルまである
一定のサイクル数は非メモリアクセスが保証されること
を利用している。

第２図は本発明の第２の実施例のブロック図である。

この実施例では、プロセッサが非メモリアクセスであ
ることを検出するのにプロセッサ停止回路26を使用す
る。これはプロセッサがある一定期間、キャッシュメモ
リへのアクセスを停止しバイパス回路による主記憶アク
セスする場合の回路である。

この実施例では、第１の実施例のようにカウンタでの
常時チェックはできないが、回路が簡単になるという利
点があり、主記憶部のアクセス領域が複数のプロセッサ
で分けられていて、互いに干渉することがないように、
フトウェアの管理の下に実行されるシステムには有効で
ある。

〔発明の効果〕

以上説明したように本発明は、プロセッサクロックに
同期してアクセスされるタグメモリ以外に主記憶バスク
ロックに同期してアドレスを格納する擬似タグメモリを
有し、擬似タグメモリとモニタリングした書込アドレス
との比較結果が一致した場合にはプロセッサクロックと
同期をとり直して無効化要求を行い、その実行にあたっ
てはプロセッサがタグメモリへの非アクセス期間を検出
して行なう構成とすることにより、タグメモリへのアク
セスによるプロセッサと主記憶モニタリングとの動作
が、互いに待ち合わせしなくて済むので、待ち合せによ
る損失時間をなくすことができるという効果がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図である。 10……主記憶バスクロック動作回路部、11……同期化レ
ジスタ、12……読出アドレスレジスタ、13……選択回
路、14……擬似タグメモリ、15,16……書込アドレスレ
ジスタ、17……選択回路、18……比較回路、19……制御
回路、20,20_A……プロセッサクロック動作回路部、21…
…同期化レジスタ、22……無効化要求レジスタ、23……
無効化実行回路、24……メモリサイクル・カウンタ、25
……タグアドレス監視回路、26……プロセッサ停止回
路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】主記憶バスとプロセッサの動作クロックが
   非同期なシステムの主記憶バスのモニタリングを実行す
   るキャッシュ用バスモニタ回路であって、第１のプロセ
   ッサからのキャッシュ読出しアクセスのアドレスを主記
   憶バスクロックで同期化してフェッチする読出アドレス
   レジスタと、前記読出アドレスレジスタに順次フェッチ
   される読出アドレスを記憶する擬似タグメモリと、第２
   のプロセッサから主記憶部への書込動作で主記憶バス上
   に発生した書込アドレスを主記憶バスクロックでフェッ
   チする複数の書込アドレスレジスタと、前記擬似タグメ
   モリのデータと前記書込アドレスレジスタのデータとを
   比較する比較回路と、前記比較回路の比較結果が一致を
   示した場合にはタグメモリのデータの有効，無効を示す
   有効ビットの無効化をプロセッサクロックで同期化して
   要求する手段と、前記プロセッサの非アクセス状態を監
   視する監視回路と、無効化要求中に前記監視回路からの
   指示により無効化を実行する無効化実行回路とを有する
   ことを特徴とするキャッシュ用バスモニタ回路。