JP3171639B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ストアイン方式のバッ
ファ記憶装置を備える１つ又は複数の中央処理装置が、
１つ又は複数の主記憶装置を共用するデータ処理装置に
おいて、バッファ記憶装置においてエラーが発生した時
に、処理を再開するためのバッファ記憶エラー処理方式
に関する。

【０００２】

【従来の技術】従来、データ処理装置においては、例え
ば低速・大容量の記憶素子を用いた主記憶装置と、高速
・少容量の記憶素子を用いたバッファ記憶装置のように
記憶装置を階層化している。バッファ記憶装置は、主記
憶装置上のデータを細分化したブロックの写しを持ち、
処理装置から記憶装置に対する見かけ上のアクセスを高
速化している。

【０００３】通常、バッファ記憶装置のマッピングに
は、セットアソシアティブ方式が用いられている。この
セットアソシアティブ方式では、前記ブロックのアドレ
スの一部を用いてアクセスされるライン上に複数のＷＡ
Ｙを設け、その各ＷＡＹにデータ及びラインアドレスに
用いたビットを除くブロックアドレスを登録する。この
データを登録する部分をデータ部と呼び、ブロックアド
レスを登録する部分をタグ部と呼ぶ。

【０００４】一方、バッファ記憶装置の制御には、大き
く分類して（１）ストアスルー方式と（２）ストアイン
（スワップ）方式の２つがある。 （１）ストアスルー方式では、フェッチアクセスにおい
ては、対象ブロックがバッファ記憶装置にない場合に
は、主記憶装置からバッファ記憶装置にブロックのムー
ブインを行い、ストアアクセスにおいては、バッファ記
憶装置にストア先のブロックがある場合には、バッファ
記憶装置と主記憶装置の両者にストアを行い、ストア先
のブロックがない場合には、主記憶装置のみにストアを
行う。 （２）これに対して、ストアイン方式では、フェッチア
クセス及びストアアクセス共に、バッファ記憶装置に対
象ブロックがなかった場合には、主記憶装置からムーブ
インを行い、ストアアクセスの時は、バッファ記憶装置
へのみストアを行う。そしてムーブインの際、置き換え
対象になるブロックが、過去にストアがなされたブロッ
クであった場合、あるいは主記憶装置を共有する他の処
理装置が、未だ主記憶装置にストアが反映されていない
ブロックを必要とした場合には、バッファ記憶装置から
主記憶装置への当該ブロックのムーブアウトを行う。

【０００５】このような両方式を比較した場合に、
（１）ストアスルー方式は、ムーブアウト操作が不要で
あるから、ストアイン方式と比べて制御が簡単である。
また、バッファ記憶装置でエラーが発生しても、ストア
が反映された最新のデータが、主記憶装置にあるから、
バッファ記憶装置内のブロックを無効化するだけで、エ
ラーが発生した時の処理を行なうことができる。

【０００６】しかし、処理装置によるストアアクセスが
ある毎に、主記憶装置に対するストアが発生するため、
特に主記憶装置を共有する処理装置が増加すると、主記
憶装置に対するアクセス待ち時間が増大するという問題
があった。このため、主記憶装置を共有する処理装置が
多い場合には、一般的には（２）ストアイン方式のバッ
ファ記憶装置を採用する。

【０００７】しかし、バッファ記憶装置においてエラー
が発生した場合、最新のデータは、このバッファ記憶装
置にあるのみであるから、エラーが発生した時の処置に
おいてバッファ記憶装置内のブロックを無効化できない
という問題があった。また、前述したエラーとしては、
例えば半導体メモリでは、α線等の影響により、メモリ
に記憶した値が化けるソフトエラーが発生することがあ
る。このソフトエラー対策の１つとして、ＥＣＣ（Erro
r Checking and Correction）コードをデータに付加す
ることが行われている。ＥＣＣの付加は、主記憶装置や
マイクロプログラムを格納しておく処理装置内のコント
ロールメモリ等へ広く適用されている。

【０００８】しかしながら、データ部分の他のＥＣＣコ
ード部として余分な半導体メモリを必要とし、またＥＣ
Ｃコードの生成あるいはＥＣＣコードによる誤り訂正の
ために、多くのハードウェアを必要とする。このため、
バッファ記憶装置を構成する上で物量制限がある場合に
は、このＥＣＣコードを用いるのは困難であった。

【０００９】

【発明が解決しようとする課題】さらに、（２）ストア
イン方式の記憶装置においては、バッファ記憶装置に格
納されている内容は、主記憶装置の内容とは無関係に変
更されている可能性がある。このため、バッファ記憶装
置でエラーが発生した時は、バッファ記憶装置内でエラ
ーを訂正して再アクセス可能な状態にしなければならな
い。

【００１０】あるいは、エラーを訂正してバッファ記憶
装置の内容を主記憶装置に戻し、バッファ記憶装置を無
効化する必要があった。しかし、戻すべき主記憶上の位
置を示す情報そのものが壊れていた場合には、バッファ
記憶装置の内容を主記憶装置に戻すことができなかっ
た。このため、処理を続行できないから、ハードエラー
として割り込みをかけることにより、処理を続行するよ
うにしていた。

【００１１】本発明の目的は、バッファ記憶装置にエラ
ーが発生した場合であっても、ムーブアウトまたはブロ
ックの無効化を行い、エラーの発生状態を回避すること
のできるバッファ記憶エラー処理方式を提供することに
ある。

【００１２】

【課題を解決するための手段】本発明は前記課題を解決
するために次のような構成とした。図１は本発明の原理
図である。図１において、記憶制御ユニット１３は、命
令制御ユニット１１からの要求により流れるメインパイ
プラインに同期してアクセスされデータを登録するデー
タ部１４ｂと、エントリーを管理するとともに、ブロッ
クアドレスを登録する第１のタグ部１４と、他の装置か
らの要求によりアクセスされ且つ前記第１のタグ部１４
と同一内容を有する第２のタグ部１５とを備えている。

【００１３】前記第１のタグ部１４及び第２のタグ部１
５は、そのブロックが変更可能であることを示す排他フ
ラグＥと、そのブロックが変更されたことを示す変更フ
ラグＣと、そのブロックの主記憶上のアドレスの一部を
示すアドレス部の各々について、エラーを検出した場合
に、どの部分のエラーかを発見可能にすべく、独立にパ
リティビットを有している。

【００１４】前記第１のタグ部１４でエラーが検出され
そのエラーがアドレス部のものである場合は、排他フラ
グ（Ｅ）と前記変更フラグＣがオンである場合に、前記
第２のタグ部１５の情報を用いてムーブアウトを行うよ
う構成した。より好適には、以下のようにするのが望ま
しい。すなわち、前記第２のタグ部１５でエラーが検出
されそのエラーがアドレス部のものである場合は、排他
フラグ（Ｅ）と前記変更フラグＣがオンである場合に、
前記第１のタグ部１４の情報を用いてムーブアウトを行
うよう構成する。

【００１５】また、前記第１のタグ部１４または前記第
２のタグ部１５にエラーが発生し、前記排他フラグＥに
エラーがなく、かつ排他フラグＥがオフである場合に、
そのブロックの無効化を行うよう構成する。さらに、前
記第１のタグ部１４にエラーが発生した時、そのエラー
が排他フラグ（Ｅ）もしくは変更フラグ（Ｃ）のもので
あった場合、前記第２のタグ部１５のアクセスにおい
て、前記排他フラグＥがオフであった時は、当該ブロッ
クの無効化を行い、前記第２のタグ部１５にエラーが発
生した時、そのエラーが排他フラグ（Ｅ）または変更フ
ラグ（Ｃ）ものであった場合、前記第１のタグ部１４の
アクセスにおいて、前記排他フラグＥがオフであった時
は、当該ブロックの無効化を行うよう構成する。

【００１６】

【作用】本発明によれば、中央処理装置内の命令制御ユ
ニットＩＵ１１からの要求においてアクセスされる第１
のタグ部、記憶制御装置からの要求においてアクセスさ
れる第１のタグ部と同一内容を持つ第２のタグ部を有す
るストアイン方式のバッファ記憶において、一方のタグ
部でエラーが検出された場合には他方のタグ部の情報を
参照して主記憶装置上にムーブアウトを行うので、エラ
ー時の処理が行える。

【００１７】また、各タグ部で排他フラグＥ、変更フラ
グＣにエラーがなく、かつそのブロックが未変更の状態
である時、単に当該ブロックを無効化することで、エラ
ー処理が行える。また、一方のタグ部の排他フラグＥ、
変更フラグＣでエラーが検出された場合の他方のタグア
クセスにおいて、当該ブロックが未変更であった場合に
も、単に当該ブロックを無効化することで、エラー時の
処理を行える。

【００１８】このように、独立した処理装置のパイプラ
インに同期させて使用するために設けた２つのタグ部が
同一内容を有することに着目して、エラー時の処理に用
いることで、継続して処理できるという画期的な効果を
奏する。

【００１９】

【実施例】以下、本発明の具体的な実施例について説明
する。図２は本発明に係るバッファ記憶エラー処理方式
を実現するためのマルチプロセッサシステムによるデー
タ処理装置の一実施例の構成ブロック図である。図２に
おいて、６つの中央処理装置（CPU0〜CPU5）１は、記憶
制御装置３を介して主記憶装置MSU２に接続され、各中
央処理装置（CPU0〜CPU5）１が主記憶装置MSU２を共有
するようになっている。

【００２０】主記憶装置MSU２内の主記憶データは、各
中央処理装置（CPU0〜CPU5）１毎に、後述するローカル
バッファストレッジLBS１６にムーブインしている。例
えば中央処理装置CPU0，CPU2は、主記憶上の同じデータ
を後述するローカルバッファストレッジLBS１６にムー
ブインし、共有状態となっている。また、中央処理装置
CPU1，CPU3 ,CPU4は、主記憶上のそれぞれ違うデータを
ローカルバッファストレッジLBS１６にムーブインし、
排他状態となり、中央処理装置CPU5は、主記憶上のある
データをローカルバッファストレッジLBS１６にムーブ
インし、更新状態となっている。なお、中央処理装置１
は１つであってもよい。

【００２１】図３に、各々の中央処理装置CPU１の詳細
な構成及びその周辺回路を示す。中央処理装置CPU１
は、中央処理装置CPU１のパイプライン全体の制御とバ
ッファをアクセスするためのアドレス計算を行なう命令
制御ユニットIU１１と、演算実行ユニットEU１２、記憶
制御ユニットSU１３からなる。記憶制御ユニットSU１３
は、ストアバッファ１７、ＴＡＧ１部１４とＴＡＧ２部
１５とＬＢＳデータ部１４ｂを有するローカルバッファ
ストレッジLBS１６、ＭＣＵオーダスタックMOS１８、ム
ーブアウトバッファ１９、ＭＣＵオーダ完了報告バッフ
ァMRB２０を有し、命令制御ユニットIU１１からのメモ
リアクセスに際し、必要とするブロックが、ＬＢＳデー
タ部１４ｂ上に存在するかどうかを判断し、ここに対象
とする主記憶データのブロックが存在する場合には、如
何なる状態で何処に存在しているのかを調べるためにＴ
ＡＧ１部１４を検索し、その結果を命令制御ユニットIU
１１に報告する。

【００２２】ＴＡＧ１部１４は、命令制御装置IU１１か
らの要求により流れるメインパイプラインに同期してア
クセスされエントリを管理する。ＴＡＧ２部１５は、Ｔ
ＡＧ１部１４と同一内容を持ち、記憶制御装置MCU３か
らの要求により流れるＴＡＧ２パイプラインに同期して
アクセスされ、ムーブアウト要求（ＭＯ要求）やバッフ
ァ無効化要求（ＢＩ要求）の処理等で用いる。本実施例
では、これら２つのＴＡＧ部１４、１５が、同一内容を
持つことに着目して、互いの情報を参照してバッファ記
憶エラー時の処理を行うことを特徴としている。

【００２３】＜ローカルバッファストレッジLBS１６の
構成＞図４に、ローカルバッファストレッジLBS１６の
詳細な構成図を示す。ローカルバッファストレッジLBS
１６は、アドレスレジスタＴＬＡＲ２２、アドレスレジ
スタＢＬＡＲ２３、ＬＤＳ ＴＡＧ部１４、ＬＢＳデー
タ部１４ｂ、比較器２５、３１、タグマッチ部２６、ア
ラインセレクタ２７、ワードレジスタ２８を有してい
る。

【００２４】図５に、ＴＡＧ１部１４の構成の例を示
す。ＴＡＧ１部１４は、例えばブロックサイズを６４バ
イトとし、１つの連想レベル（ＷＡＹまたはウェイ）が
６４エントリーを有するとすれば、４ＫＢの容量を有す
るから、８つの連想レベルでは、３２ＫＢの容量を有す
ることになる。このエントリーは、例えばＬＲＵ方式に
従って、参照頻度の低いものから主記憶装置MSU2に追い
出されるようになる。

【００２５】図６に、ＴＡＧ１部１４のエントリーの内
容を示す。６４バイトのブロックに対応して１つのエン
トリーが設けられている。１つのエントリーは、そのブ
ロックが有効であることを示す有効フラグＶとそのパリ
ティＶＰ、その中央処理装置CPU１がそのブロックを他
の中央処理装置に対して排他的に持っていることを示す
排他制御フラグＥとそのパリティＥＰ、そのブロックに
対するストアが行われたことを示す変更フラグＣとその
パリティＣＰ、そのブロックの主記憶装置MSU２上のア
ドレスの一部（例えばブロックのアドレスであるビット
１〜２５の内、ＴＡＧの読み出しに用いるビット２０〜
２５を引いた残り）を示すアドレスビット（１〜１９）
とそのパリティＰ０〜Ｐ２で構成される。

【００２６】なお、排他制御フラグＥは、該ブロックへ
の書き込みが可能または不可能かを示し、変更フラグＣ
は、該ブロックがバッファ記憶にムーブインされてきた
時から未変更または変更（更新）かを示す。主記憶装置
MSU２上のブロックの写しは、そのブロックのアドレス
ビット２０〜２５で選択される１つのライン上にある８
ＷＡＹの内、任意のＷＡＹに置かれる。どのＷＡＹに置
くかは、ＬＲＵ（Least Recently Used）アルゴリズム
等によって決められる。

【００２７】ＴＡＧ１部１４の各出力は、各ＷＡＹ毎に
設けられた８つの比較器２５に入力し、また、各比較器
２５には、ＴＬＡＲ２２から変換バッファＴＬＢTLB２
４，比較器３１を介してアドレスビット１〜１９ビット
が入力するようになっている。 なお、ＴＡＧ２部１５
は、図５及び図６に示すようにＴＡＧ１部１４と同一内
容で構成されている。

【００２８】図４に示すＬＢＳデータ部１４ｂは、ＴＡ
Ｇ１部１４に該当するブロックが存在する場合に、ＴＡ
Ｇ１部１４に登録されている該アドレスデータによって
アクセスされ、所望のブロックを読み出してブロック内
のデータを演算制御ユニットＥＵ１２へ送り、その事実
を命令制御ユニットIU１１へ報告する。 ＜メインパイプラインに沿った各回路の動作＞次に、図
７に、メインパイプラインに沿った各回路の動作の流れ
を示す。図６及び図７を参照してメインパイプラインの
各回路の動作を説明する。

【００２９】＜Ｔサイクル（変換バッファ及びＴＡＧア
クセス）＞Ｔサイクル（変換バッファ及びＴＡＧアクセ
ス）では、アドレスレジスタTLAR２２の論理アドレスビ
ット２０〜２５を用いて、ＴＡＧ１部１４からＴＡＧ１
を読み出す。ＴＡＧ１部１４から有効フラグＶがオン
（Ｖ＝１）であって、アドレスビット（１〜１９、Ｐ０
〜Ｐ２）が一致するＷＡＹを探す。

【００３０】以下、これを詳細に説明する。命令制御ユ
ニットIU11から送られてくるビット１からビット３１ま
での論理アドレスは、ＴＬＡＲ２２にセットされ、これ
と並行して下位アドレスのビット０〜ビット１９が、変
換バッファTLB２４のアクセスのためのラインアドレス
として変換バッファTLB２４に入力される。このライン
アドレスの入力に応答して、変換バッファTLB２４から
プライマリとオルタネイトの２つのエントリーが同時に
読み出され、比較器３１により、読み出される論理アド
レスとＥＡＲ２２のビット１〜１２とが比較される。

【００３１】ＴＡＧ１部１４は、命令制御ユニットIU１
１から送られてくる論理アドレスのビット２０〜２５に
よりアクセスされる。仮想アドレス方式では、４Ｋバイ
ト単位のページアドレス変換を採用する場合には、下位
ビット１〜１９はアドレス変換の対象となるが、ビット
２０から３１は論理アドレスと実アドレスとが同じにな
る。

【００３２】従って、命令制御ユニットIU１１から送ら
れる論理アドレスのビット２０〜２５は、実アドレスと
して、ＬＢＳデータ部１４ｂをアクセスするために用い
られる。ＴＡＧ１部１４は、ＬＢＳデータ部１４ｂに合
わせて、ウェイ０からウェイ７までの８つの連想レベル
から構成され、論理アドレスのビット２０〜２５の入力
に応答して、ウェイ０からウェイ７に格納されている８
個の実アドレス情報を読み出していく。

【００３３】そして、８×２個備えられている比較器２
５により、ＴＡＧ１部１４から読み出される実アドレス
と、変換バッファTLB２４から読み出される実アドレス
とが比較される。ここで、比較器２５は、比較器３１に
より実行される変換バッファTLB２４の論理アドレスの
比較結果を待たずに、実アドレスの比較処理に入ること
で、ＴＡＧ１部１４の検索を高速に行なうよう処理す
る。

【００３４】＜Ｂサイクル（バッファアクセス）＞Ｂサ
イクル（バッファアクセス）では、アドレスレジスタBL
AR２３から読み出したアドレス（アドレスレジスタTLAR
２２のアドレスと同値）によって、ＬＢＳデータ部１４
Ｂｂを読み出す。全ＷＡＹが同時に読み出されるが、ア
ラインセレクタ２７は、この比較器３１の比較結果と比
較器２５の比較結果とを入力して、その比較結果が共に
成立するか否かをチェックすることで、命令制御ユニッ
トIU１１から送られてきた論理アドレスがＴＡＧ１部１
４のどのウェイに存在するのかを特定する。

【００３５】さらに、アラインセレクタ２７は、特定し
たウェイから出力されているＬＢＳデータ部１４ｂのブ
ロックを選択し、決定した格納形式に従って、ワードレ
ジスタ２８に選択したブロックを格納していく処理を実
行する。このようにして、ワードレジスタ２８に格納さ
れた主記憶データの命令語／オペランドデータは、命令
制御ユニットIU１１と、演算制御ユニットＥＵ１２に送
られ、命令のデコードや演算用オペランドデータとして
使用される。

【００３６】次に、図３に示す構成の説明に戻す。命令
制御ユニットIU１１は、前記データが送られてきた旨を
演算実行ユニットEU１２へ報告する。演算実行ユニット
EU１２は、命令制御ユニットIU１１からの要求に基づき
加減乗除算等の処理（演算）を行なって、処理後のデー
タをストアバッファSTB１７へ送出する。なお、ローカ
ルバッファストレッジLBS１６への登録は、ストアバッ
ファSTB１７経由して行われる。

【００３７】ＭＣＵオーダスタックMOS１８は、記憶制
御装置MCU３からのムーブアウト要求や、バッファ無効
化要求を複数個スタックし、その要求に基づいてＴＡＧ
２部１５をアクセスするものであって、内部はインポイ
ンタまたはアウトポインタによって記憶制御装置MCU３
からの要求の書き込みまたは取り出しを制御している。
前記ＴＡＧ２部１５は、メインパイプラインとは別に、
記憶制御装置MCU３からのオーダ処理において対象ブロ
ックが、ＬＢＳデータ部LBS１４ｂ上に存在するか否か
を検索する（これをＴＡＧ２パイプラインと呼ぶ）。よ
って、ＴＡＧ２のパイプラインは、ＭＣＵオーダスタッ
クMOS１８からのリクエストによって流れる。

【００３８】ムーブアウトバッファMOB１９は、記憶制
御装置MCU３からムーブアウトリクエストがあり、ＴＡ
Ｇ２部１５に対象ブロックが存在した場合には、ＬＢＳ
データ部１６から当該ブロックを取り込んで記憶し、さ
らに記憶制御装置MCU３へムーブアウトさせる。ＭＣＵ
オーダ完了報告バッファMRB２０は、ＴＡＧ２部１５に
対象ブロックが存在しなかった場合には、ブロックなし
の旨を取り込んで記憶し、さらに記憶制御装置MCU２へ
報告する。また、主記憶装置MSU２からバッファ無効化
リクエストがあり、ＴＡＧ２部１５がヒットした時はブ
ロックの無効化を行い、ＭＣＵオーダ完了報告バッファ
MRB２０を通して記憶制御装置MCU２へ報告する。

【００３９】＜実施例のＬＢＳ ＴＡＧ部の制御部の動
作＞図８に、ＬＢＳ ＴＡＧ１部の制御部の構成を示
す。ＴＡＧ１内の制御部は、ＴＡＧ２内の制御部と同一
の構成であり、ＴＡＧ１内の制御部の構成のみを示す。
ＴＡＧ１内の制御部は、次のように構成される。エラー
検出部４１は、ＴＡＧ１部１４からエラーを検出し、検
出出力を更新部５１、排他部５２、共有部５３、無効部
５４に供給する。

【００４０】更新フラグ検出部４２は、ＴＡＧ１部１４
にセットされた変更フラグＣが”１”であるか否かを検
出し、排他フラグ検出部４３はＴＡＧ１部１４にセット
された排他フラグが”１”であるか否かを検出し、有効
フラグ検出部４４は、ＴＡＧ１部１４にセットされた有
効フラグが”１”であるか否かを検出する。実施例のよ
うなストアイン方式のバッファ記憶においては、バッフ
ァ記憶ＴＡＧ１部１４，ＴＡＧ２部１５にエントリされ
ている有効フラグＶ、排他制御フラグＥ、変更フラグＣ
の値によってバッファ記憶内のブロックの状態は次のよ
うになる。 （ａ）無効回路５４は、エラー検出部４１の出力，更新
フラグ検出部４２からの変更フラグＣ”０”，排他フラ
グ検出部４３からの排他フラグＥ”０”，有効フラグ検
出部４４からの有効フラグＶ”０”を入力することで、
ブロックの無効化を行うためのＢＩ起動部３５を起動さ
せる。

【００４１】つまり、有効フラグＶ，排他制御フラグ
Ｅ，変更フラグＣの全てが”０”である場合、バッファ
記憶上にデータが存在しない状態（無効状態）となる。 （ｂ）排他回路５２は、エラー検出部４１の出力，更新
フラグ検出部４２からの変更フラグＣ”０”，排他フラ
グ検出部４３からの排他フラグＥ”１”，有効フラグ検
出部４４からの有効フラグＶ”１”を入力することで、
ＢＩ起動部３５を起動させる。

【００４２】つまり、有効フラグＶ及び排他制御フラグ
Ｅが”１”であって、変更フラグＣが”０”である場
合、バッファ記憶上にデータが存在し、そのデータはム
ーブインされてきた時のまま未変更で、かつ該システム
中の自ＣＰＵによって変更可能である状態（排他状態）
となる。 （ｃ）共有回路５３は、エラー検出部４１の出力，更新
フラグ検出部４２からの変更フラグＣ”０”，排他フラ
グ検出部４３からの排他フラグＥ”０”，有効フラグ検
出部４４からの有効フラグＶ”１”を入力することで、
ＢＩ起動部３５を起動させる。

【００４３】つまり、有効フラグＶが”１”であって、
排他制御フラグＥ及び変更フラグＣが”０”である場合
には、バッファ記憶上にデータが存在し、そのデータは
ムーブインされてきた時のまま未変更で、かつ変更不可
能な状態（共有状態（非排他状態））となる。 （ｄ）更新回路５１は、エラー検出部４１の出力，更新
フラグ検出部４２からの変更フラグＣ”１”，排他フラ
グ検出部４３からの排他フラグＥ”１”，有効フラグ検
出部４４からの有効フラグＶ”１”を入力することで、
ブロックをムーブアウトするためのＭＯ起動部３３を起
動させる。

【００４４】つまり、有効フラグＶ，排他制御フラグ
Ｅ，変更フラグＣの全てが”１”である場合には、バッ
ファ記憶上にデータが存在し、そのデータは自ＣＰＵの
ストアによって更新されている状態（更新状態）とな
る。（この場合、当該データは必ず自ＣＰＵのみが保持
している）。 ＜ＴＡＧ１部のエラー発生時におけるムーブアウトの動
作説明＞次に、ＴＡＧ１部にエラーが発生した場合のム
ーブアウトを説明する。図９に、中央処理装置CPU5１の
ＴＡＧ１部１４にエラーがあった場合のムーブアウト動
作のタイムチャートを示す。ここで、中央処理装置CPU5
１としたのは、バッファ記憶装置のＴＡＧ１部１４の制
御情報として、排他フラグＥ”１”、変更フラグＣ”
１”が登録され、更新状態となっているからである。

【００４５】図９のＴサイクル（EXT）において、命令
制御ユニットIU１１からEXTリクエストが送られてくる
と、アドレスレジスタTLAR２２の値（00001000）によっ
て、ＴＡＧ１部１４がアクセスされ、ＴＡＧ１部１４に
エラーがあるか否かをチェックする。エラーがあれば、
比較器２５及びタグマッチ部２６によりＴＡＧ１マッチ
およびＴＡＧ１エラーが検出される。

【００４６】ここでは例えば、ＷＡＹ６にエラーがあっ
たとすると、次にＲサイクルでＬＭＤ信号が立ち、Ｒ
（Result：結果報告）サイクルの次のタイミング（Ｐサ
イクル）で、エラーが検出された該リクエストは、エラ
ーポートに入れられて待たされる（WAIT ID=LBS ERRO
R）と共に、エラーポートにおいてＴＡＧ１部１４でエ
ラーが発生したことを示すフラグが有効になる（タグエ
ラーバリッドＶ）。

【００４７】そこで、ＷＡＹ６がムーブアウトの対象と
して、ＴＡＧ１部１４のエラーによるムーブアウトのリ
クエスト（MO）が、１６バイトずつ４回に分けて６４バ
イトデータを読み出すべく、Ｔサイクル〜Ｂサイクル〜
Ｒサイクル〜Ｐサイクルと４回だけ流され、エラーのあ
ったＷＡＹ番号を該リクエスト中、保持する。一方、Ｔ
ＡＧ１部１４からエラーのあったＷＡＹ６を読み出す
と、制御情報として、排他制御フラグＥ”１”，変更フ
ラグＣ”１”から当該ブロックが更新されているので、
ムーブアウトを行い、最新内容を主記憶装置MSU２へ反
映しなければならないことがわかる。

【００４８】また、ＴＡＧ１部１４からそのムーブアウ
トすべきアドレス部のアドレス（00*E2000）を読み出す
と、該アドレスにエラーがあることがわかる（アドレス
中の＊部分）。一方、ＴＡＧ１部１４の読み出しと同時
に、ＴＡＧ１と同一内容を持つＴＡＧ２内のＷＡＹ６を
参照すると（アドレスレジスタTLAR２ｂの値00001000に
よってアクセス）、ＴＡＧ１部１４で破壊されていたア
ドレスが正しい内容（000E2000）で登録されていること
がわかる。

【００４９】そこで、当該ブロックをムーブアウトする
ために、記憶制御装置MCU３からＭＣＵオーダスタックM
OS１８を介して、ＴＡＧ２部１５に登録されているアド
レスを用いることが指示され（SELECT FOR BMOAR）、Ｂ
ＭＯＡＲへ該アドレスが送られる。ムーブアウトバッフ
ァMOS１９内のムーブアウトアドレスレジスタＭＯＡＲ
へ該アドレスが、ムーブアウトデータレジスタＭＯＤＲ
へは該アドレスによって読み出されたデータがセットさ
れ、該データはその後に、主記憶装置MSU２にムーブア
ウトされる。

【００５０】また、ムーブアウトの最後のリクエスト
（MO4th）のＴサイクルで、ＴＡＧ１部１４及びＴＡＧ
２部１５の当該ブロックの有効フラグＶが、”０”にセ
ットされる。なお、ムーブアウトリクエスト（MO1st）
が完了次第、先ほど待たされていた命令制御ユニットIU
１１からのリクエストが再度流される（INT）が、今度
はエラーが検出されず、該リクエストが正常に受け付け
られる。

【００５１】また、求めるデータがエラーのあったＷＡ
Ｙであった場合には、該データは無効化（ＢＩ）されて
いるので、再度ムーブインしてくることになる。 ＜ＴＡＧ２部のエラー発生時におけるムーブアウトの動
作説明＞図１０に、中央処理装置CPU5１のＴＡＧ２部１
５にエラーがあった場合のムーブアウト動作のタイムチ
ャートを示す。記憶制御装置MCU３からのリクエスト（S
RA）がＭＣＵオーダスタックMOS１８を通して出される
と、アドレスレジスタTLAR２２の値（00001000）によっ
て、ＴＡＧ２部１５がアクセスされ、ＴＡＧ２マッチお
よびＴＡＧ２エラーが検出される。

【００５２】ここでは例えばＷＡＹ６でエラーがあった
とすると、Ｒサイクルの次のタイミングでＷＡＹ６がム
ーブアウトの対象として、ＴＡＧ２エラーによるムーブ
アウトのリクエスト（MOE）からＰサイクル〜Ｔサイク
ル〜Ｂサイクル〜Ｒサイクルと４回流されると共に、エ
ラーポートにおいてＴＡＧ２部１５でエラーが発生した
ことを示すフラグが有効になり（TAG2 ERROR VALID）、
エラーのあったＷＡＹ番号を該リクエスト中、保持す
る。

【００５３】一方、ＴＡＧ２からエラーのあったＷＡＹ
６を読み出すと、制御情報として、排他制御フラグＥ
を”１”、変更フラグＣを”１”から当該ブロックが更
新されているので、バッファ制御部２１の更新部５１が
動作する。さらにＭＯ起動部３３が起動するので、ムー
ブアウトを行い、最新内容を主記憶装置MSU２へ反映し
なければならないことがわかる。

【００５４】また、そのムーブアウトすべきアドレス
（00*E2000）を読み出すと、該アドレスにエラーがある
ことがわかる（＊の部分）。また、ＴＡＧ２アクセスと
同時にＴＡＧ２と同一内容を持つＴＡＧ１内のＷＡＹ６
を参照すると（TLARによってアクセス）、ＴＡＧ２部１
５で破壊されていたアドレスが正しい内容（000E2000）
で登録されていることがわかる。

【００５５】よって、当該ブロックをムーブアウトする
ために、ＴＡＧ１部１４に登録されているアドレスを用
いることが指示され（SELECT FOR BMOAR）、ＢＭＯＡＲ
へ該アドレスが送られる。そして、ムーブアウトバッフ
ァMOS１９内のムーブアウトアドレスレシズタMOARへ該
アドレスが、ムーブアウトデータレジスタMODRへは該ア
ドレスによって読み出されたデータがセットされ、該デ
ータはその後、８バイトストアとして主記憶装置MSU２
にムーブアウトされる。

【００５６】また、ムーブアウトの最後のリクエスト
（MO4th）のＴサイクルでＴＡＧ１部１４及びＴＡＧ２
部１５の当該ブロックの有効フラグがオフにセット（Ｖ
＝１→Ｖ＝０）される。その後、再度記憶制御装置MCU
３からのリクエスト（SRA）がＭＣＵオーダスタックMOS
１８から流されるが、今度はエラーが検出されず、該リ
クエストが正常に受け付けられる。

【００５７】以上説明したように、例えば中央処理装置
CPU5１のＴＡＧ１部１４をアクセスした時にエラーが検
出され、そのエラーがアドレス部のエラーであり、エラ
ーがあったブロックが排他フラグＥを”１”，変更フラ
グＣを”１”に、すなわち、更新状態であった時は、上
述したようにＴＡＧ２部１５を参照してＴＡＧ２部１５
内の正常なアドレス値を用いて、ムーブアウトを行うこ
とができる。

【００５８】また、ＴＡＧ２部１５をアクセスした時に
エラーが検出され、そのエラーがアドレス部のエラーで
あり、エラーがあったブロックが更新状態（Ｅ＝１，Ｃ
＝１）であった時は、ＴＡＧ１部１４を参照してＴＡＧ
１部１４内の正常なアドレスを用いて該ブロックのムー
ブアウトが行える。 （２）＜実施例におけるバッファ無効時のハードウェア
の動作＞次に、実施例におけるバッファ無効時のハード
ウェアの動作について説明する。図１１に、実施例にお
けるＴＡＧ１部のアドレス部にエラーが発生した時の処
理フローチャートを示す。

【００５９】バッファ記憶エラー処理方式を採用するバ
ッファ記憶において、今、ステップＳ１で、命令制御装
置IU１１からのリクエスト（EXT）で、ステップＳ２
で、ＴＡＧ１部１４をアクセスすると、ステップＳ３
で、アドレス部においてエラーが検出されたとする。そ
の場合に、ステップＳ５で、ＴＡＧ２部１５内に有する
同一ブロックを参照しにいく。この時に、ＴＡＧ１部１
４内の当該ブロックの制御情報として、ステップＳ６
で、有効フラグＶが”１”であって、ステップＳ７で、
排他フラグＥが”１”であるとする。さらに、ステップ
Ｓ８で、変更フラグＣにエラーがなく、かつ該ブロック
が未変更（Ｃ＝０）であったとする。

【００６０】すなわち、中央処理装置CPU1,CPU3,CPU4の
ＴＡＧ１部１４と同様に、排他フラグＥ”１”、変更フ
ラグ”０”が登録されており、これらの中央処理装置の
いずれかのＴＡＧ１部１４のアドレス部にエラーがあっ
た場合である。すると、ステップＳ９で、ＴＡＧ１部内
の制御部における排他部５２が動作し、排他状態である
ことが判明し、ＢＩ起動部３５が起動するので、よっ
て、当該ブロックをムーブアウトする必要がなく、ステ
ップＳ１０で、バッファ無効化を行なう。

【００６１】すなわち、このような場合には、図９にお
ける４回のムーブアウトリクエスト（MO）を行なう代わ
りに、バッファ無効化リクエスト（BI）が１回流され、
本リクエストのＴサイクルで（ステップＳ１１）、ＴＡ
Ｇ１部１４及びＴＡＧ２部１５の当該ブロックの有効フ
ラグＶがオフにセット、すなわちＶが”１”から”０”
に変更される。

【００６２】同様にして、記憶制御装置MCU３からのリ
クエスト（SRA）が、ＭＣＵオーダスタックMOS１８を通
して出され、ＴＡＧ２部１５がアクセスされた時に、ア
ドレス部においてエラーが検出された場合、そのブロッ
クの制御情報部として、排他フラグＥ，変更フラグＣに
エラーがなく、かつ未変更（Ｃが”０”）であったなら
ば、当該ブロックはムーブアウトをする必要がない。

【００６３】よって、ムーブアウトリクエスト（MOE）
の代わりに、バッファ無効化リクエスト（BI）が１回流
され、本リクエストのＴサイクルで、ＴＡＧ１部１４及
びＴＡＧ２部１５の当該ブロックの有効フラグがオフに
セット、すなわちバリッドビットＶが”１”から”０”
に変更される。このように、ムーブアウトする必要がな
い場合、つまり当該ブロックが更新されていない場合に
は、単に当該ブロックを無効化することによって、エラ
ー処理ができる。

【００６４】なお、ステップＳ６で、有効フラグＶが”
０”である場合には、ステップＳ１２で、無効状態とな
り、ステップＳ１０で、バッファ無効化を行なう。ま
た、有効フラグＶが”１”であって、排他フラグＥが”
０”である場合、すなわち、中央処理装置CPU0,CPU2の
ＴＡＧ１部１４の制御情報の場合のように、CPU0とCPU2
とが同一内容を保持している場合には、ステップＳ１３
で、ＴＡＧ１内の制御部における共有部５３が動作し、
共有状態であることが判明する。さらにＢＩ起動部３３
が起動して、ステップＳ１０で、バッファ無効化を行な
う。

【００６５】さらに、有効フラグＶが”１”であって、
排他フラグＥが”１”であり、且つ変更フラグＣが”
１”である場合には、図９で説明したように、ステップ
Ｓ１４で、更新状態となり、ステップＳ１５で、ムーブ
アウトを行なう。 （３）＜実施例におけるバッファ無効時のハードウェア
の動作＞次に、実施例のハードウェアの動作について説
明する。図１２に、ＴＡＧ１部１４の排他フラグＥ等を
登録した制御情報部に、エラーが発生した時の処理フロ
ーチャートを示す。

【００６６】バッファ記憶において、ステップＳ２２
で、ＴＡＧ１部１４をアクセスした時にエラーが検出さ
れ、ステップＳ２３で、そのエラーが制御情報部におけ
る、排他制御フラグＥ，変更フラグＣに発生した時は、
エラーがあったブロックが更新されているかどうかが不
明ではある。しかし、処理の効率上とりあえず、ステッ
プＳ２５で、該ブロックのデータを正常なアドレス部の
値と共に、ムーブアウトバッファMOB１９へ送ってお
く。ステップＳ２６で、有効フラグＶを”０”にセット
し、そしてＴＡＧ２部１５の該エラーのあったブロック
と同ブロックを参照する。

【００６７】このＴＡＧ２部１５の制御情報部にエラー
が検出されず、ステップＳ２８で、当該ブロックの状態
が未変更状態（Ｃ＝０）であった場合には、ステップＳ
２９で、主記憶装置MSU２へ反映する必要がなく、すな
わち、ムーブアウトしない。よって、単にムーブアウト
バッファMOB１９内の当該ブロックの無効化がすでに行
われ、該当ブロックを主記憶装置２へ送らないことで、
エラー処理が可能になる。

【００６８】同様にして、ＴＡＧ２部１５アクセス時に
エラーが検出された時もＴＡＧ１部１４の時と同様の処
理でエラーの対処を行える。

【００６９】

【発明の効果】本発明によれば、中央処理装置からの要
求においてアクセスされる第１のタグ部、記憶制御装置
からの要求においてアクセスされる第１のタグ部と同一
内容を持つ第２のタグ部を有するストアイン方式のバッ
ファ記憶において、一方のタグ部でエラーが検出された
場合には他方のタグ部の情報を参照して主記憶装置上に
ムーブアウトを行うことで、エラーが発生した時の処理
を行える。

【００７０】また、各タグ部で排他フラグＥ、変更フラ
グＣにエラーがなく、かつそのブロックが未変更の状態
である時、単に当該ブロックを無効化することで、エラ
ー処理が行える。また、一方のタグ部の排他フラグＥ、
変更フラグＣでエラーが検出された場合は他方のタグア
クセスにおいて、当該ブロックが未変更であった場合に
も、単に当該ブロックを無効化することで、エラー時の
処理を行える。

【００７１】このように、独立した処理装置のパイプラ
インに同期させて使用するために設けた２つのタグ部が
同一内容を有することに着目して、エラー時の処理に用
いることで、継続して処理できるという画期的な効果を
奏する。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】発明を実装するデータ処理システムの一実施例
を示す図である。

【図３】本発明の実施例の構成ブロック図である。

【図４】ローカルバッファストレッジLBSの構成を示す
図である。

【図５】ＴＡＧ１部の構成の例を示す図である。

【図６】実施例におけるバッファ記憶ＴＡＧ部の構成図
である。

【図７】メインパイプラインに沿った各回路の動作の流
れを示す図である。

【図８】実施例におけるＬＢＳ ＴＡＧ（内の）制御部
の構成を示す図である。

【図９】実施例におけるＴＡＧ１部にエラーが発生した
時のムーブアウト動作のタイムチャートである。

【図１０】実施例におけるＴＡＧ２部にエラーが発生し
た時のムーブアウト動作のタイムチャートである。

【図１１】実施例におけるＴＡＧ１部のアドレス部にエ
ラーが発生した時の処理のフローチャートである。

【図１２】実施例におけるＴＡＧ１部の制御情報にエラ
ーが発生した時の処理のフローチャートである。

【符号の説明】

１・・中央処理装置CPU ２・・主記憶装置MSU ３・・記憶制御装置MCU １１・・命令制御ユニットIU １２・・演算実行ユニットEU １３・・記憶制御ユニットSU １４・・ＴＡＧ１部 １４ｂ・・ＬＢＳデータ部 １５・・ＴＡＧ２部 １６・・ローカルバッファストレッジLBS １７・・ストアバッファSTB １８・・ＭＣＵオーダスタックMOS １９・・ムーブアウトバッファMOB ２０・・ＭＣＵオーダ完了報告バッファMRB ２２・・アドレスレジスタTLAR ２３・・アドレスレジスタBLAR ２８・・ワードレジスタOWR ４１・・エラー検出部PCHK ４２・・更新フラグ検出部CCHK ４３・・排他フラグ検出部ECHK ４４・・有効フラグ検出部VCHK ３３・・ＭＯ（ムーブアウト）起動部 ３５・・ＢＩ（バッファ無効化）起動部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−6597（ＪＰ，Ａ) 特開 昭56−117400（ＪＰ，Ａ) 特開 昭64−12348（ＪＰ，Ａ) 特開 平３−269743（ＪＰ，Ａ) 特開 昭54−76023（ＪＰ，Ａ) 特開 昭57−113493（ＪＰ，Ａ) 特開 平１−298453（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12 G06F 12/16

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ストアイン方式のバッファ記憶装置を備
   える１つ又は複数の中央処理装置が、１つ又は複数の主
   記憶装置を共用するデータ処理装置において、 前記バッファ記憶装置は、前記中央処理装置からの要求
   によりアクセスされデータを登録するデータ部と、エン
   トリーを管理するとともに、ブロックアドレスを登録す
   る第１のタグ部と、他の装置からの要求によりアクセス
   され且つ前記第１のタグ部と同一内容を有する第２のタ
   グ部とを備え、 前記第１のタグ部及び第２のタグ部は、そのブロックが
   変更可能であることを示す排他フラグと、そのブロック
   が変更されたことを示す変更フラグと、そのブロックの
   主記憶上のアドレスの一部を示すアドレス部の各々につ
   いて独立にパリティビットを有し、前記バッファ記憶装置は、 前記第１のタグ部でエラーが
   検出され前記変更フラグがオンである場合に、前記第２
   のタグ部の情報を用いてムーブアウトを行い、前記第１
   のタグ部でエラーが検出されそのエラーが排他フラグも
   しくは変更フラグのエラーであった場合に、前記第２の
   タグ部へのアクセスにおいて前記排他フラグがオフであ
   った時は、当該ブロックの無効化を行うことを特徴とす
   るデータ処理装置。
2. 【請求項２】 前記バッファ記憶装置は、前記第２のタ
   グ部でエラーが検出され前記変更フラグがオンである場
   合に、前記第１のタグ部の情報を用いてムーブアウトを
   行い、 前記第２のタグ部でエラーが検出されそのエラーが排他
   フラグもしくは変更フラグのエラーであった場合に、前
   記第１のタグ部へのアクセスにおいて前記排他フラグが
   オフであった時は、当該ブロックの無効化を行 うことを
   特徴とする請求項１記載のデータ処理装置。
3. 【請求項３】 ストアイン方式のバッファ記憶装置を備
   える１つ又は複数の中央処理装置が、１つ又は複数の主
   記憶装置を共用するデータ処理装置において、 前記バッファ記憶装置は、前記中央処理装置からの要求
   によりアクセスされデータを登録するデータ部と、エン
   トリーを管理するとともに、ブロックアドレスを登録す
   る第１のタグ部と、他の装置からの要求によりアクセス
   され且つ前記第 １のタグ部と同一内容を有する第２のタ
   グ部とを備え、 前記第１のタグ部及び第２のタグ部は、そのブロックが
   変更可能であることを示す排他フラグと、そのブロック
   が変更されたことを示す変更フラグと、そのブロックの
   主記憶上のアドレスの一部を示すアドレス部の各々につ
   いて独立にパリティビットを有し、 前記バッファ記憶装置は、 前記第１のタグ部でエラーが
   検出され、前記排他フラグ及び変更フラグがオンである
   場合に、第２のタグ部の情報を用いてムーブアウトを行
   い、前記第１のタグ部でエラーが検出されそのエラーが
   排他フラグもしくは変更フラグのエラーであった場合
   に、前記第２のタグ部へのアクセスにおいて排他フラグ
   がオフであった時は、当該ブロックの無効化を行うこと
   を特徴とするデータ処理装置。
4. 【請求項４】 前記バッファ記憶装置は、前記第１のタ
   グ部または前記第２のタグ部にエラーが発生し、前記排
   他フラグにエラーがなく、かつ排他フラグがオフである
   場合に、そのブロックの無効化を行うことを特徴とする
   請求項１記載のデータ処理装置。