JP2883335B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はマイクロ命令の処理速度の向上化を図った情
報処理装置に関する。

（従来の技術） 従来、マイクロ命令を実行する情報処理装置のとして
キャッシュ機構を備えた仮想記憶方式のものがある。

このような情報処理装置におけるライトコマンド実行
時の命令実行制御方式は従来以下の通りであった。

すなわち、中央処理装置（以下、CPUという）のマイ
クロプログラムメモリからマイクロ命令として主記憶装
置に対するライトコマンドが出されると、キャッシュへ
の書込みは要らないから、キャッシュヒット・ミスヒッ
トに関係なく、そのライトコマンドと共に仮想アドレス
が主記憶装置のアドレス変換回路に転送される。そし
て、ここにおいて仮想アドレスで示される仮想記憶場所
がどの実記憶場所に対応するかを決定するアドレス変換
が行われる。

その結果、当該仮想アドレスを含む仮想記憶上のペー
ジと呼ばれるブロックに対応する実記憶上のページがメ
モリバンク内に存在すればその実アドレスにデータが書
き込まれる。

逆に、その仮想記憶上のページに対応する実記憶上の
ページが存在しない場合には、アドレス変換回路がCPU
に対して、その旨を通知するためのミッシングページ信
号を出力する。CPUはこれを受けると、主記憶装置を制
御してそのメモリバンクに当該実記憶上のページを用意
し、上記ライトコマンドから再開するようになってい
る。

ところで、このような制御方式を取る装置にあっては
CPUはライトコマンドに対してはライトデータさえ送出
してしまえば主記憶装置へ処理を任せられるため、後続
するマイクロ命令を実行することが出来る反面、そうし
た場合、ライトコマンドに対してミッシングページが通
知された時、CPUが後続するマイクロ命令を実行してい
る結果、当該ライトコマンド再開のために必要なデータ
が既にレジスタから失われている場合があり、該ライト
コマンドからの再開が不可能になるという問題がある。

このような問題の解決法としは、キャッシュヒットで
あればキャッシュの仮想記憶上のページのコピーが実記
憶上のページとして主記憶装置に必ず存在するというス
トアスルー方式の特性に着目して、キャッシュミスヒッ
トの場合のみ主記憶装置からの応答を待って当該ライト
コマンドを終了する方法があり、またライトコマンドの
再開情報を保存するレジスタを設け主記憶装置からの応
答を待たずに当該ライトコマンドの実行を終了し後続す
るマイクロ命令を実行可能にする方法などが考えられ
る。

しかしながら、キャッシュヒット・ミスヒットを見る
前者の方法は、まず汎用性が無く、また、ストアスルー
方式というのはキャッシュメモリへの書込みを前提とす
る場合に限り必ず主記憶装置のメモリバンクに対しても
同様の書込みを行うが、主記憶装置への書込みを行って
もキャッシュメモリに対し同じ書込みを行うとは限らな
いものであるから、ライトコマンドのキャッシュヒット
率が比較的低く、このため、キャッシュヒット・ミスヒ
ットを見る前者の方法はライトコマンドが連続する程、
処理速度の低下が顕著になるという問題がある。

また、再開情報保存用レジスタを設ける後者の場合に
は、処理速度の低下はまぬがれても、ライトコマンドの
連続度合によってハードウェアが増加させなければなら
ないという問題がある。

（発明が解決しようとする課題） このように、従来の方策はライトコマンドが連続する
ことに対して弱点があった。

本発明は、上記従来技術の有する問題点に鑑みてなさ
れたもので、その目的とするところは、ライトコマンド
の連続度合に応じてハードウェアを増加させることを必
要としないでライトコマンドの連続に対して強化できる
情報処理装置を提供することにある。

〔発明の構成〕

（問題点を解決するための手段） 本発明の情報処理装置は、主記憶装置に対するライト
コマンド実行時、実行中の処理対象ライトコマンドに一
つ先立つ処理済ライトコマンドのライトアドレスにおけ
るページ単位部を格納するライトアドレスレジスタと、
ライトアドレスレジスタの内容と処理対象ライトコマン
ドのライトアドレスにおけるページ単位部とを比較し、
両者の一致を表す一致検出信号を出力する比較器と、処
理済ライトコマンドと処理対象コマンドとの間に主記憶
装置のメモリバンクにおけるページ操作が無かった場合
に比較器から出力される一致検出信号を通過させ、ペー
ジ操作があった場合には比較器から出力される一致検出
信号を通過を阻止する比較信号ゲート回路と、この比較
信号ゲート回路からの出力信号とライト動作時にキャッ
シュミスヒットが生じたことを示すキャッシュ通知信号
とを入力し、これら入力した信号に基づいて前記CPUに
よるマイクロ命令の実行を制御するマイクロ命令実行ク
ロック制御回路とを備えている。

（作用） 本発明によれば、処理対象ライトコマンドがこれに一
つ先立つ処理済ライトコマンドと同じページへのアクセ
スか否かを検出し且つ該処理対象ライトコマンドと処理
済ライトコマンドとの間におけるページ操作の有無を確
認することにより当該処理対象ライトコマンドのページ
がメモリバンクに存在するか否かを判定するようにし、
これに基づいてCPUによるマイクロ命令の実行を制御す
る。

よって、記憶装置からの応答待ちのケースを削減すべ
く機能するものであるから、ライトコマンドの連続度合
に係わらず一定のハードウエアでライトコマンドの連続
に対応する。

（実施例） 以下に本発明の実施例について図面を参照しつつ説明
する。

まず、第１図は本発明に係る情報処理装置の一実施例
を示すブロック図であり、この図において、１はCPU、
２は主記憶装置、３は入出力制御装置、４はシステムバ
スであり、CPU1は入出力装置３を通して主記憶装置２に
アクセスを行う。このCPU1は、キャッシュ機構５を有
し、主記憶装置２はメモリバンク６とメモリ制御部７と
を有し、このメモリ制御部７はアドレス変換回路８を含
むものである。この図に示す情報処理装置は、キャッシ
ュ機構５のキャッシュメモリへの書込みを前提とする場
合には主記憶装置２のメモリバンク６へも同様の書込み
を行うが、主記憶装置２のメモリバンク６への書込みを
前提とする場合には必ずしもその同様の書込みは行わな
いというストアスルー方式のものである。

よってCPU1からマイクロ命令として主記憶装置２に対
するライトコマンドが出されると、そのライトコマンド
が主記憶装置２へ送られ、そのアドレス変換回路８にお
いて該ライトコマンドの仮想アドレスが実アドレスに変
換される。

その結果、当該仮想アドレスのページに対応する実記
憶上のページがメモリバンク６に存在すれば、その実ア
ドレスにデータが書込まれる。

逆に、その実記憶上のページが存在しない場合には、
アドレス変換回路８がCPU1に対しミッシングページ信号
を送出する。CPU1は、これを受けると、そのミッシング
ページ確認部９において確認し、このミッシングページ
確認部９からページ操作指令信号を発生する。10はシス
テムソフトウエアよりなるページ操作機構であり、ペー
ジ操作指令信号が発生すると、このページ操作機構10に
より主記憶装置２のメモリ制御部７はメモリバンク６に
当該実記憶上のページを用意する。そのの後、CPU1は、
ライトデータを主記憶装置２に送り、これで当該ライト
コマンドを終了する。

さて、これよりCPU1の詳細について説明する。なお、
以下に説明するハードウウエアは第２図〜第４図の
（ｈ）に示す基準クロックCLKによりタイミングを取っ
て動作する。

11はマイクロプログラムメモリであり、このマイクロ
プログラムメモリ11はライトコマンドを含む複数のマイ
クロ命令（第２図〜第４図の（ａ）における…,A,B,C,
…）により構成されているマイクロプログラムを格納し
ているもので、ライトコマンドは、このマイクロプログ
ラムメモリ11から発生される。

12はアドレス計算部、13はアドレスレジスタである。
アドレス計算部12はライトコマンドやリードコマンドな
どのメモリコマンドに伴う仮想アドレスを計算するもの
である。アドレスレジスタ13はその仮想アドレスの上位
部であるページ単位部を保持するものである。

14はコマンドレジスタ、15はコマンドデコード回路、
16は論理ゲートである。コマンドレジスタ14はマイクロ
プログラムメモリ11からのマイクロ命令を保持するもの
で、その出力がコマンドデコード回路15に供給され、こ
のコマンドデコード回路15により、そのマンクロ命令が
デコードされ、このマイクロ命令がライトコマンドであ
る場合に当該マイクロ命令の次のマイクロ命令発生タイ
ミングで論理「１」になる第２図〜第４図の（ｂ）に示
すようなライトコマンド信号を出力する。図に示す例で
はマイクロ命令Ａがライトコマンドとなる。論理ゲート
16は、基準クロックとライトコマンド信号とを受け、両
者の論理積を取る。

17はライトアドレスレジスタ、18は比較器である。ラ
イトアドレスレジスタ17は、例えばシフトレジスタから
なっており、論理ゲート16からのクロックを書込みクロ
ックとしてアドレスレジスタ13からの仮想アドレスの上
位部であるページ単位部を取入れる。比較器18にはアド
レスレジスタ13からの仮想アドレスのページ単位部デー
タとライトアドレスレジスタ17からの出力信号が表すペ
ージ単位部データとが入力される。よって、この比較器
18においては、現在実行中の処理対象ライトコマンドに
おける仮想アドレスのページ単位部と、該ライトコマン
ドに一つ先立つ処理済ライトコマンドにおける仮想アド
レスのページ単位部と比較が行われる。その結果、同じ
である場合に論理「１」になる第２図〜第４図の（ｄ）
に示すような比較信号を出力する。この比較信号が論理
「１」のとき、これが一致検出信号である。

19は論理ゲート、20はフリップフロップである。ここ
で、ページ操作機構10は、相前後する２つのライトコマ
ンド間でリードコマンドがあってページ操作を行った場
合にその時から後続のライトコマンドが終わるまで論理
「１」になるページ操作通知信号を出力する機能を有す
る。論理ゲート19には、コマンドデコード回路15からの
ライトコマンド信号と、ページ操作機構10からのページ
操作通知信号と、フリップフロップ20の端子Ｑからの出
力信号とが入力されており、この論理ゲート19はページ
操作通知信号が論理「１」の場合及びフリップフロップ
20の端子Ｑからの出力信号が論理「１」（即ち、セット
状態）で且つコマンドデコート回路15の出力信号が論理
「０」（実行中のマイクロ命令がライトコマンドでない
状態。）の場合の少なくとも何れかにおいて論理「１」
の出力信号を発生する。フリップフロップ20には、その
端子Ｄに論理ゲート19からの出力信号、同端子CKに基準
クロック信号がそれぞれ入力されている。よって、この
フリップフロップ20は、現在実行中の処理対象ライトコ
マンドと、これに一つ先立つ処理ライトコマンドとの間
にページ操作が無い場合に、その端子Ｑからの出力信号
が論理「０」（即ち、リセット状態）になる（第２図〜
第４図の（ｅ）参照）。

21,22,23は論理ゲート、24はフリップフロップ、25は
マイクロ命令実行クロック制御部である。

論理ゲート21には比較器18からの比較信号の反転信号
とフリップフロップ20の端子Ｑからの出力信号とが入力
されており、この論理ゲート21は、両信号の論理和を取
るもので、フリップフロップ20の端子Ｑからの出力が論
理「１」のときには比較器18の出力に係わらず論理
「１」を出力し、フリップフロップ20の端子Ｑからの出
力信号が論理「０」のときには比較器18から出力される
比較信号の反転信号を出力する。つまり、この論理ゲー
ト21は処理対象ライトコマンドと処理済ライトコマンド
との間にページ操作が無かったときのみ比較器18からの
一致検出信号を通過させるものとなっている。

論理ゲート22には、論理ゲート21の出力信号とキャッ
シュ通知信号とが入力される。キャッシュ通知信号は、
キャッシュ機構５から出力されるもので、第２図〜第４
図の（ｃ）に示すように、ライト時にキャッシュミスヒ
ットが発生したときに論理「１」となる。論理ゲート22
では、入力した２つの信号の論理積演算を行う。即ち、
論理ゲート22の出力が論理「０」となるのは、論理ゲー
ト21の出力が論理「０」の場合又はライト時にキャッシ
ュミスヒットが無くキャッシュ通知信号が論理「０」と
なった場合である。論理ゲート21の出力が論理「０」と
なるのは、上記ページ操作が無くフリップフロップ20の
出力が論理「０」となり、且つ比較器18における比較が
一致してその出力信号が論理「１」となったときであ
る。

また、論理ゲート22の出力が論理「１」となるのは、
論理ゲート21の出力が論理「１」の場合で、且つライト
時にキャッシュミスヒットとなりキャッシュ通知信号が
論理「１」となった場合である。論理ゲート21の出力が
論理「１」となるのは、上記ページ操作があってフリッ
プフロップ20の出力が論理「１」となる場合か、又は比
較器18における比較の結果が不一致となりその出力信号
が論理「０」となった場合のいずれかのときである。

論理ゲート23には、フリップフロップ24の端子Ｑから
の出力信号と論理ゲート22の出力信号と、主記憶装置２
からのライト動作終了により論理「１」になるライト動
作終了信号の反転信号とが入力されている。この論理ゲ
ート23、は、論理ゲート22の出力が論理「１」で且つラ
イト動作終了信号の入力が無いとき論理「１」を出力
し、その他は論理「０」を出力するもので、上記ページ
操作が無く且つ比較器18から一致検出信号が出たとき、
キャッシュヒットのとき、及び主記憶装置２においてラ
イト動作が完了したときにその出力が論理「０」にな
る。

フリップフロップ24には、その端子Ｄに論理ゲート23
の出力信号が、同端子CKに基本クロック信号がそれぞれ
入力されるようになっており、その端子Ｑからの出力は
マイクロ命令実行クロック制御部25に入力されている。
このマイクロ命令実行クロック制御部25は、その入力が
全て論理「０」のときマイクロ命令実行クロックの発信
を許すイネーブル信号を発生するものである。よって、
このマイクロ命令実行クロック制御部25はフリップフロ
ップ24がリセット状態のとき他の入力が論理「０」であ
ればイネーブル信号を発生するようになる。

つぎに、上記のように構成された本実施例の情報処理
装置の作用について第２図〜第４図のタイムチャートを
参照しつつ説明する。尚、これらの図はマイクロ命令Ａ
がライトコマンドの場合について示しており、また第２
図はマイクロ命令Ａとこれに一つ先立つライトコマンド
との間にページ操作が無く且つ比較器18から一致検出信
号が出力された場合、第３図はマイクロ命令Ａとこれに
一つ先立つライトコマンドとの間にページ操作が無く且
つ比較器18から一致検出信号が出力されなかった場合、
第４図はマイクロ命令Ａとこれに一つ先立つライトコマ
ンドとの間にページ操作があった場合についてそれぞれ
表している。

まず、マイクロ命令Ａとこれに一つ先立つライトコマ
ンドとの間にページ操作が無い場合、ページ操作通信信
号論理「０」であるから、フリップ20はマイクロ命令Ａ
が出る前にリセット状態となっており、また、ページ操
作があった場合にはページ操作通知信号が論理「１」で
あるから、フリップフロツプ20はセット状態になってい
る。

そして、マイクロプログラムメモリ11からマイクロ命
令が出ると、その次のマイクロ命令Ｂが出る前に、アド
レス計算部においてその仮想アドレスが算出され、これ
がアドレスレジスタ13にセットされると共に、コマンド
レジスタ14にマイクロ命令Ａがセットされる。

次のマイクロ命令Ｂのタイミングでコマンドレジスタ
14がマイクロ命令Ａを出力し、これがコマンドデコード
回路15でデコードされ、マイクロ命令Ａはライトコマン
ドであるから、ライトコマンド信号を論理「１」とす
る。したがって、ライトアドレスレジスタ17の端子CKに
基本クロックが入るため、このライトアドレスレジスタ
17は、アドレスレジスタ13の出力する仮想アドレスのペ
ージ単位部を取入れると同時に前に取入れておいたマイ
クロ命令Ａに一つ先立つライトコマンドにおける仮想ア
ドレスのページ単位部を出力する。このため、比較器18
でその処理済ライトコマンドと現在実行中のマイクロ命
令Ａのライトコマンドとのページ単位部データの比較が
行われ、その結果が出力される。

ここで、ページ操作が無く、比較器18から一致検出信
号が出力された場合、第２図に示すように、論理ゲート
21の出力は論理「０」になり、キャッシュミスヒットで
も論理ゲート22の出力は論理「０」になり、さらに論理
ゲート23の出力及びフリップフロップ24の端子Ｑからの
出力が論理「０」になるので、マイクロ命令実行クロッ
クは出力され続ける。

しかし、ページ操作が無くても、比較器18から一致検
出信号が出力されなかった場合には、マイクロ命令実行
クロックの制御はキャッシュのヒット・ミスヒットに委
ねられ、これがキャッシュヒットであれば、フリップフ
ロップ24の端子Ｑから出力が論理「０」になるので、マ
イクロ命令実行クロックは出力され続けるが、キャッシ
ュミストヒットの場合には、第３図に示すように、論理
ゲート22の出力が論理「１」になるため、論理ゲート23
の出力及びフリップフロップ24の端子Ｑからの出力が論
理「１」になり、マイクロ命令実行クロツクの出力が止
められマイクロ命令Ｃの実行が禁止されて、主記憶装置
２からの応答を待つようになる。この場合、やがて主記
憶装置２からライト動作終了信号が出力されるため、論
理ゲート23の出力が論理「０」になり、フリップフロッ
プ24の端子Ｑの出力も論理「０」になって、マイクロ命
令実行クロックの出力が再開される。

マイクロ命令Ａとこれに先立つライトコマンドとの間
にページ操作があった場合には、フリップフロップ20の
端子Ｑが出力は論理「１」になっているから、第４図に
示すように比較器18から一致検出信号が出ても、論理ゲ
ート21の出力は論理「１」になり、制御はキャッシュの
ヒット・ミスヒットに委ねられ、以降は第２図の場合と
同じになる。

このように、本実施例によれば、キャッシュミストヒ
ットであっても、マイクロ命令Ａとこれに一つ先立つラ
イトコマンドとの間にページ操作が無く、その処理済コ
マンドと同じページへのライトアクセスであることを見
ることで、主記憶装置２にページが存在するか否かを判
定する機能が付加されているため、キャッシュヒット率
が低い場合であっても、処理速度の向上化を図ることが
できる。特に、ライトコマンドが連続する場合に、より
多くの無駄な遅延時間を削除することができ極めて有効
となる。

尚、上記実施例では、その効果が顕著に現れるストア
スルー方式の情報処理装置に適用した場合について説明
したが、本発明は、これ以外の方式ものでも適用可能で
ある。

〔発明の効果〕

以上説明したように本発明によれば、処理対象ライト
コマンドがこれに一つ先立つ処理 済ライトコマンドと同じページへのアクセスが否かを検
出し且つ該処理対象ライトコマンドと処理済ライトコマ
ンドとの間におけるページ操作の有無を確認することに
より当該処理対象ライトコマンドのページがメモリバン
クに存在するか否かを判定するようにし、これに基づい
てマイクロ命令実行クロックの発信に対するイネーブル
・ディスイネーブルを制御するようにし、もって、記憶
装置からの応答待ちのケースを削減すべく機能するもの
であるから、ライトコマンドの連続度合に係わらず一定
のハードウエアでライトコマンドの連続に対応すること
ができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の情報処理装置をストアスルー方式のキ
ャッシュ機構を有する仮想記憶方式のものに適用した一
実施例のブロック図、第２図はその動作を表したもので
処理対象ライトコマンドと処理済ライトコマンドとの間
にページ操作が無く且つ比較器から一致検出信号が出た
場合のタイムチャート、第３図は処理対象ライトコマン
ドと処理済ライトコマンドとの間にページ操作が無く且
つ比較器から一致検出信号が出なかった場合のタイムチ
ャート、第４図は処理対象ライトコマンドと処理済ライ
トコマンドとの間にページ操作が有った場合のタイムチ
ャートである。 １……CPU（中央処理装置）、２……主記憶装置（記憶
装置）、６……メモリバンク、17……ライトアドレスレ
ジスタ、18……比較器、21……論理ゲート（比較信号ゲ
ート回路）、22,23……論理ゲート、24……フリップフ
ロップ、25……マイクロ命令実行クロック制御部。尚、
論理ゲート22,23、フリップフロップ24及びマイクロ命
令実行クロック制御部25はマイクロ命令実行クロック制
御回路を構成する。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】仮想アドレスを実アドレスに変換するアド
   レス変換回路を有する主記憶装置と、ストアスルー一方
   式のキャッシュメモリを有するCPUとを備えた情報処理
   装置において、 前記主記憶装置に対するライトコマンド実行時、実行中
   の処理対象ライトコマンドに一つ先立つ処理済ライトコ
   マンドのライトアドレスにおけるページ単位部を格納す
   るライトアドレスレジスタと、 前記ライトアドレスレジスタの内容と前記処理対象ライ
   トコマンドのライトアドレスにおけるページ単位部とを
   比較し、両者の一致を表す一致検出信号を出力する比較
   器と、 前記処理済ライトコマンドと前記処理対象コマンドとの
   間に前記主記憶装置のメモリバンクにおけるページ操作
   が無かった場合に前記比較器から出力される前記一致検
   出信号を通過させ、ページ操作があった場合には前記比
   較器から出力される前記一致検出信号の通過を阻止する
   比較信号ゲート回路と、 この比較信号ゲート回路からの出力信号とライト動作時
   にキャッシュミスヒットが生じたことを示すキャッシュ
   通知信号とを入力し、これら入力した信号に基づいて前
   記CPUによるマイクロ命令の実行を制御するマイクロ命
   令実行クロック制御回路とを具備したことを特徴とする
   情報処理装置。