JPH0397052A - マイクロプロセッサの外部バス・インターフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプロセッサ（以下、ＭＰＵという
）の外部バス・インターフェース回路に係り、ＭＰＵと
外部記憶素子、特に、キャソシュメモリとの通信方式に
関する． 〔従来の技術〕 第４図はＭＰＵと外部記憶素子、すなわち、キャッシュ
メモリ、主メモリ及び周辺素子との接続例を示しており
、この図における符号１はＭＰＵ，２はキャッシュメモ
リ、３は主メモリ、４は周辺素子である．そして、図中
の符号５はアドレスバス、６はデータパス、７は制御バ
スであり、８〜１０のそれぞれはバソファである．なお
、キャフシュメモリ２は、低速かつ大容量の主メモリ３
内に格納されたデータの一部と同一内容を保持するため
に用いられる高速かつ小容量のメモリである．旦ヱ旦旦
立理盪底 第５図はＭＰＵＩの内部構威を示すブロック図であり、
この図における符号ｌ１は命令フエソチ部、ｌ２は命令
デコード部、ｌ３は実行部、１４は外部バス・インター
フェース回路である．命令フェンチ部１ｌは、外部バス
・インターフェース回路１４を通してキャッシュメモリ
２などの外部記憧素子からの命令をフェフチする回路ブ
ロックであり、その内部には命令のアドレスを計算する
カウンタやフェソチした命令を一時的に記憶するバソフ
ァなどが含まれている．そして、命令デコード部１２は
、命令フェンチ部１１がフェフチした命令をデコードす
る回路ブロンクである．また、実行部ｌ３は命令デコー
ド部１２から出力されたデコード結果によって算術演算
や論理演算などを実行する回路ブロンクであり、この内
部には算術論理ユニット（　ＡＬＵ　）やレジスタなど
が含まれている．なお、この実行部ｌ３には、ＭＰＵＩ
の機種によってはマイクロＲＯＭが含まれている場合も
ある．さらにまた、外部バス・インターフェース回路１
４は、ＭＰＵＩの内部と外部とにおける信号のやり取り
、すなわち、通信を制御するための回路ブロックである
． ここで、第５図に基づきＭＰＵＩの外部バス・インター
フェース回路１４に入出力される、すなわち、これを通
してやり取りされるバスａｍ信号などについて説明する
．なお、ここでは、本発明を説明するのに必要な信号の
みを示し、他の信号については省略している． ＣＬＫ　：　ＣＰＵコアのクロフク入力．ＣＬＫに同期
してＣＰＵコアの内部回路が動作する．ＢＣＬＫ　：　
ＣＬＫの１／２分周クロック．ＢＣＬＫの１サイクルを
基準単位として各バスサイクルが実行されろ． ＡＯ〜Ａ２９：アドレスバス ＤＯ〜Ｄ３ｌ：データパス Ｒ／Ｗ：データの転送方向を示すバス制御信号．なお、
このＲ／ＷがｒＨＪの場合はコマンド発行側であるＭＰ
Ｕが応答側である外部記憶素子からデータを読み込むこ
とを示し、ｒＬＪの場合には外部記憶素子にデータを書
き込むことを示している． 丁Ｉ：データ転送サイクルの開始を示すストローブ信号
（ローアクティブ）． Ｘ１゛：アドレスバス上のアドレス値が安定であること
を示すストローブ信号（ローアクティブ）．ｒτ：Ｒ／
ＷがｒＬＪでデータの書き込みを指示している時はデー
タパス上のデータが安定であることを示し、Ｒ／Ｗがｒ
ＨＪでデータの読み込みを指示している時はデータの出
力を要求することを示す信号（ローアクティブ）． 丁で：Ｒ／ＷがｒＨＪでデータの読み込みを指示してい
る時は応答側から出力されたデータが有効であることを
示し、Ｒ／ＷがｒＬＪでデータの書き込みを指示してい
る時は応答側がデータの読み込みを完了したことを示す
信号（ローアクティブ）． ｙてＩ：ノンキャッシャブル信号．この信号がｒＬＪで
あればキャッシュメモリはデータ出力などの動作を停止
し、ＭＰｔＪが主メモリまたは周辺素子と直接的にアク
セスすることができるようになる． キヤ・シュメモ嘗の つぎに、ＭＰＵ１とキャッシュメモリ２及び主メモリ３
間におけるデータパス幅が３２ビットである場合を例と
してキャッシュメモリ２の構戒を説明する． 第６図はキャッシュメモリ２の構成を示すプロンク図で
あり、この図における符号１５は３０ビットのアドレス
バスＡＯ〜Ａ２９が接続されたアドレス人力ランチ、１
６はアドレス入力ラフチ１５の下位８ビットを入力とす
るアドレスデコーダ、１７は２５６エントリの記憶部で
あり、ｌ８は記憶部１７内のアドレスタグ記位部、ｌ９
は主メモリ３内に格納されたデータの一部と同一内容を
保持するデータ記憶部である．また、２０は記憶部１７
内の値が有効か無効かを示す有効フラグ、２１はアドレ
ス入力ラッチｌ５の上位２２ビットとアドレスタグ記憧
部１８から読みだした２２ビットのアドレスタグとを比
較し、比較結果に基づいてヒソト／ミスヒント信号を出
力する比較器であり、２２は外部との通信を行うための
外部バス・インターフェース回路である．すなわち、こ
の第６図で示すキャッシュメモリ２における記Ｊｔ！ｌ
ｇｌ７は、２５６エントリ×（有効フラグ１ビット＋ア
ドレスタグ２２ビット＋データ３２ビット）の構威とな
っている． そこで、このＭＰＵＩのデータ転送サイクル、例えば、
データの読み込み（リード）サイクルにおけるキャッシ
ュメモリ２の動作は、以下のようになる．まず、ＭＰＵ
Ｉから出力されたアドレスをアドレス入力ラッチ１５に
取り込み、その下位ビットをアドレスデコーダｌ６でデ
コードしたのち、その値に基づいて記憶部ｌ７における
２５６エントリのうちの１つを選択する．このとき、選
択されたエントリの有効フラグが「１」、すなわち、こ
のエントリ内の値が有効である場合には、アドレス入力
ラ７チｌ５の上位ビットとエントリ内のアドレスタグと
を比較器２１によって比較する．そして、これらが一敢
していれば、比較器２ｌかも出力されるヒット／竃スヒ
ット信号が「ｌ」となり（キャッシュヒントという）、
外部バス・インターフェース回路２２がデータ記憶部１
９内に保持された３２ビットのデータを出力させるとと
もに、丁で応答信号をアクティブにする．また、記憧部
１７の選択されたエントリの有効フラグが「Ｏ」、すな
わち、このエントリ内の値が無効である場合や比較器２
１によって比較されたアドレス入力ラソチ１５の上位ビ
ットとアドレスタグとが不一致である場合には、ヒフト
／ミスヒット信号が「０」となり（キャフシェミスとい
う）、ＭＰＵＩをデータ待ち状態としたまま、キャッシ
ュメモリ２が主メモリ３に対して必要なデータを出力す
るように指示する．そして、この主メモリ３から出力さ
れたデータパス上のデータをＭＰＵＩ及びキャッシュメ
モリ２が読み込んだのち、読み込んだデータをキャンシ
ュメモリ２の対応するエントリ肉に書き込んだうえでリ
ードサイクルを終了する．したがって、次回以後、ＭＰ
Ｕ１がキャッシュメモリ２にアクセスすると、必ずキャ
ソシェヒットすることになり、キャッシュメモリ２が高
速である分だけ主メモリ３にアクセスするよりも高速化
された通信が行われることになる． 盪儂麦式 第７図は従来の外部バス・インターフェース回路１４に
よる非同期通信方式のタイ１ングチャートを示しており
、この図に基づいてデータ転送サイクルとしてのデータ
の読み込み（リード）サイクルの動作について説明する
． ＭＰＵ１がアドレス、Ｒ／Ｗ，７ｉｒでτなどを出力す
るとともに、丁τ及びＸ〕“をアクティブにすると、『
てＩがｒＬＪの時はアドレスの上位ビットの値によって
主メモリ３または周辺素子４のいずれかが応答側として
選択される．そして、選択された応答側は、ＸＩがｒＬ
Ｊのタイ果ングでアドレスバス上のアドレスの下位ビッ
トを読み込む．また、ＭＰＵＩから出力されたｙてスが
ｒＨＪｏ時はキャフシュメモリ２が選択されてアドレス
を読み込み、キャッシュヒフト／キャフシェミスの判定
を行うことになる．そして、このとき、指定された応答
側としての主メモリ３または周辺素子４もしくはキャッ
シュメモリ２は準備が整いしだい、与えられたアドレス
に対応するデータを出力するとともに、■で応答信号を
アクティブにする．一方、ＭＰＵＩはＲ／Ｗなどのバス
制御信号をアクティブにしたのち、ｌバスクロックＢＣ
ＬＫ毎に丁で応答信号及びデータをクロンクＣＬＫに同
期して読み込み、この■てがｒＬＪであれば、正常にデ
ータを読み込んだものとして丁Ｉ応答信号をインアクテ
ィブにしてリードサイクルを終了する，なお、図中の○
印は、ＭＰＵＩが信号を読み込むタイミングを示してい
る． つぎに、データ転送サイクルとしてのデータの書き込み
（ライト）サイクルにおける動作について説明する．ま
ず、ＭＰＵＩがアドレス、Ｒ／Ｗ、ｙτＷなどを出力し
、かつ、丁τ及びＸτをアクティブにすると、上記リー
ドサイクルと同様の手順で選択された応答側は、アドレ
スとデータとを読み込んで内部の記憶部にデータを書き
込み、ｒで応答信号をアクティブにする．一方、ＭＰＵ
Ｉはバス制御信号をアクティブにしたのち、１バスクロ
フクＢＣＬＫ毎に丁で応答信号をクロソクＣＬＫに同期
して読み込み、このグでがｒＬＪであれば、ｌｌｎ応答
信号をインアクティブにしたうえでライトサイクルを終
了する． すなわち、この第７図のタイξングチャートで示す非同
期通信方式では、ＭＰＵＩからキャッシュメモリ２をア
クセスする場合も、主メモリ３や周辺素子４をアクセス
する場合も同一の通信手順となっており、データ転送サ
イクルの実行に要する時間のみが異なることになる．な
お、キャッシュメモリ２の場合、そのキャッシュヒント
時には常に２パスクロックサイクルで実行されることに
なり、主メモリ３や周辺素子４の場合には３バスクロッ
クサイクル以上必要となる．また、このとき、周辺素子
４の内部動作状態によっては、クロックサイクル数が変
わることもある． 〔発明が解決しようとする課題〕 ところで、最近では、ＭＰＵＩを含むシステムの性能向
上を図るべく、データの転送速度がますます高速化され
ている．そこで、ＭＰＵ１とキャッシュメモリ２との間
のアクセスに際して最も長くなるキャッシュヒソト／キ
ャッシュミスの判定に要する時間、すなわち、キャフシ
ュメモリ２のアドレス入力ラッチｌ５の上位ビットとア
ドレスタグ記憶部１８から読みだしたアドレスタグとを
比較してキャッシュヒントかキャンシュミスかを判定す
るための一連の動作に許される時間も短くなってきてい
る． 本発明は、データ転送サイクルにおけるキャッシュヒフ
ト／キャンシュミスの判定にかけられる時間をできるか
ぎり長くとりつつ、ＭＰＵ及びキャッシュメモリ間にお
けるアクセスを高速化することが可能なＭＰＵの外部バ
ス・インターフェース回路を提供することを目的として
いる．〔課題を解決するための手段〕 この発明は、外部記憶素子との間でアドレス、データ及
び応答信号を含むバス制御信号をやり取りするマイクロ
プロセッサの外部バス・インターフェース回路であって
、ｎ番目のデータ転送サイクルにおけるアドレスの出力
をｎ−１番目のデータ転送サイクルで前記外部記憧素子
から出力される応答信号の読み込みと並行して行うとと
もに、このｎ番目のデータ転送サイクルにおける所定時
間に読み込んだ前記応答信号の値に基づいてｎ番目のデ
ータ転送サイクルを再実行するが、ｎ＋１番目のデータ
転送サイクルに移行するかを判定することを特徴とする
ものである． 〔作用〕 上記のように、ＭＰＵからアドレスを早期に出力すると
キ中ソ冫エメモリが早期に読み込めるので、キャフシュ
ヒントかキャンシュミスかを判定するための時間が長く
とれることになる．そして、データ転送サイクルにおけ
る所定時間内にアクティブとされた丁で応答信号によっ
てＭＰＵにキャンシュヒフト／キャッシュξスの判定結
果、すなわち、ｎ番目のデータ転送サイクルを再実行す
るか、ｆｉ＋１番目のデータ転送サイクルに移行するか
の判定結果が知らされることになる．〔実施例〕 以下、この発明の実施例を図面に基づいて説明するが、
本発明に係るＭＰＵと外部記憶素子との接続例及びキャ
ッシュメモリの内部構威については第４図及び第６図で
示す従来例と同じであるから図示を省略する． 第１図は本発明の実施例に係る外部バス・インターフェ
ース回路を含むＭＰＵの内部構威を示すブロック図、第
２図は外部バス・インターフェース回路による通信方式
の手順を示すタイえングチャートである．なお、第１図
における符号２５は外部バス・インターフェース回路で
あるが、これ以外の構威部分は従来例を示す第４図と互
いに同一であるから同一符号を付し、ここでの詳しい説
明は省略する．ところで、第１図で示す本実施例におい
ては、バス制御信号などの動作タイミングが第４図で示
す従来例と興なっているので、本実施例のバス制御信号
などを示す符号にはｒ′」を添えることによって区別し
ている． 第２図は、ＭＰＵＩから出力されたＶてＩ′がｒＨＪと
なってキャンシュメモリ２を動作させる場合で、かつ、
データのリードサイクル（データ転送サイクル）を示し
ている．なお、ｍ’がｒＬＪの場合は、従来例と同様の
非同期通信方式であるから図示していない．第２図で示
すように、本実施例においては、前のリードサイクル、
すなわち、ｎ−１番目のリードサイクルの終了前に、Ｍ
ＰＵＩがアドレス、Ｒ／Ｗ’　、’ｆｆてＩ′などを出
力するとともに、丁τ′及びＸτ′をアクティブとして
いる．キャンシュメモリ２は、図中の●印で示す信号の
リードタイξングでアドレスを読み込んでキャッシュヒ
ット／キャッシュ稟スの判定を行うことになり、キャッ
シュヒット時にはｎ番目のリードサイクルの最後でｒて
′応答信号をｒＬＪとしてデータを出力することになる
．さらに、ＭＰＵＩは丁て′がｒＬＪとなれば、次のｎ
千１番目のリードサイクルに移行し、このリードサイク
ルにおけるデータと■て′の読み込みに入る． また、アドレスを読み込んだキャッシュメモリ２がキャ
ッシュミスと判定した際には、このｎ番目のリードサイ
クルの最後で゛σで′応答信号をｒＨＪに保持したまま
、ＭＰＵＩに対してキャッシュミスしたことを知らせる
．すると、ＭＰＵＩは次のｎ＋１番目のリードサイクル
には移行せずにｎ番目のリードサイクルを再実行し、主
メモリ３から出力されたデータを読み込むことになる．
そして、このとき、ｌリードサイクルは３バスクロツタ
サイクル以上必要となるので、再実行されるｎ番目のリ
ードサイクルは従来例と同じ非同期通信方式で行われる
ことになる．ところで、第３図は、以上説明したデータ
転送サイクルの内容を示すフローチャートである．ただ
し、このフローチャートにおける符号ｉは、データ転送
サイクルが・・・，ｎ−１，ｎ．ｆｉ＋ｌ，・・・番目
へと進んでいくことを意味するものである。

なお、データ転送サイクルとしてのライトサイクルにお
いては、キャッシュメモリ２がコピー・バンク方式もし
くはライト・バフファ方式である場合、ｙてＩ’がｒＨ
Ｊでキャッシュヒット時に、ＭＰＵＩから出力されたデ
ータがキャッシュメモＩ７　２内の一時記憶に書き込ま
れることになる．そして、このデータがキャッシュメモ
リ２によって主メモリ３に書き込まれることになるので
、キャソシュヒット時のライトサイクルは、Ｒ　／Ｗ’
がｒＬＪとなる点を除き、第２図で示すキャッシュヒッ
ト時のリードサイクルとパスクロソク数も含めて同じに
なる． ところで、本実施例においてはバス制御信号がローアク
ティブであるものとして説明しているが゜、バス制御信
号がハイアクティブであっても同様であることはいうま
でもない．また、Ｉｎ’、ｎ、■３゜′、ｒて′、ｙて
Ｘ′などの信号は同様の機能でありさえすればよく、信
号名やシンボルに依ることはなく、また、その一部が省
略されていてもよい．さらにまた、本実施例におけるア
ドレス、データ及びバス制御信号などの出力及び読み込
みタイ旦ングについては、アドレスがｎ−１番目のデー
タ転送サイクルの終了以前に出力されていればよく、そ
の他の細かいタイミングにこだわるものではないことは
いうまでもない．〔発明の効果〕 以上説明したように、この発明によれば、ＭＰＵから早
期に出力されたアドレスをキャッシュメモリが、例えば
、１／２バスクロックサイクル分だけ早期に読み込める
ことになるので、これに対応する分だけデータ転送サイ
クルにおけるキャッシュヒフト／キャッシュミスの判定
に要する時間を長くとることが可能となり、この判定に
要する時間を長くとりつつ、ＭＰＵ及びキャッシュメモ
リ間におけるアクセスを高速化することができるという
効果が得られる．

【図面の簡単な説明】

第ｌ図ないし第３図は本発明の実施例に係り、第１図は
外部バス・インターフェース回路を含むＭＰＵの内部構
成を示すブロック図、第２図は外部バス・インターフェ
ース回路による通信方式の手順を示すタイミングチャー
トであり、第３図はデータ転送サイクルの内容を示すフ
ローチャートである． また、第４図ないし第７図は従来例に係り、第４図はＭ
ＰＵと外部記憶素子との接続例を示すブロック図、第５
図はＭＰＵの内部構威を示すブロック図、第６図はキャ
ソシュメモリの内部構或を示すブロック図であり、第７
図は外部バス・インターフェース回路による非同期通信
方式の手順を示すタイミングチャートである． 図における符号１はＭＰＵ（マイクロプロセッサ）、２
はキャッシュメモリ（外部記憶素子）、３は主メモリ（
外部記憶素子）、２５は外部バス・インターフェース回
路である． なお、図中の同一符号は、互いに同一となる部分を示し
ている．

Claims (1)

【特許請求の範囲】
1. （１）外部記憶素子との間でアドレス、データ及び応答
   信号を含むバス制御信号をやり取りするマイクロプロセ
   ッサの外部バス・インターフェース回路であって、 ｎ番目のデータ転送サイクルにおけるアドレスの出力を
   ｎ−１番目のデータ転送サイクルで前記外部記憶素子か
   ら出力される応答信号の読み込みと並行して行うととも
   に、 このｎ番目のデータ転送サイクルにおける所定時間に読
   み込んだ前記応答信号の値に基づいてｎ番目のデータ転
   送サイクルを再実行するか、ｎ＋１番目のデータ転送サ
   イクルに移行するかを判定することを特徴とするマイク
   ロプロセッサの外部バス・インターフェース回路。