JPH02304650A - パイプライン方式のマイクロプロセッサ - Google Patents
パイプライン方式のマイクロプロセッサInfo
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- JPH02304650A JPH02304650A JP1124533A JP12453389A JPH02304650A JP H02304650 A JPH02304650 A JP H02304650A JP 1124533 A JP1124533 A JP 1124533A JP 12453389 A JP12453389 A JP 12453389A JP H02304650 A JPH02304650 A JP H02304650A
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- 238000000034 method Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はパイプライン方式のマイクロプロセッサ、特に
オペランドデータ書込み時にタグメモリの検索を行なう
ことなしに、直ちにデータメモリへの書込みを可能にす
ることによってオペランドデータ書込み動作を高速化し
たパイプライン方式のマイクロプロセッサに関するもの
である。
オペランドデータ書込み時にタグメモリの検索を行なう
ことなしに、直ちにデータメモリへの書込みを可能にす
ることによってオペランドデータ書込み動作を高速化し
たパイプライン方式のマイクロプロセッサに関するもの
である。
（従来の技術）
従来技術によるパイプライン方式のマイクロプロセッサ
において、キャッシュメモリ内のタグメモリの検索は、
オペランドデータ読み出し、ステージ（ＯＦ）で行なわ
れると共に、オペランドデータ書込みステージで行なわ
れていた。
において、キャッシュメモリ内のタグメモリの検索は、
オペランドデータ読み出し、ステージ（ＯＦ）で行なわ
れると共に、オペランドデータ書込みステージで行なわ
れていた。
第４図は、上記従来技術によるバ、イブライン方式のマ
イクロプロセッサにおけるノ々イブライン処理の流れと
キャッシュメモリの制御の概略構成を示す。すなわち、
同図においてＩＦは命令フエ・ソチステージ、ＤＣは命
令デコードステージ、ＡＧはオペランドアドレス生成ス
テージ、ＯＦはオペランドデータ読み出しステージ、Ｅ
Ｘは演算実行ステージ、Ｏ８はオペランドデータ書込み
ステージを示すが、前記タグメモリの検索はオペランド
データ読み出しステージ（ＯＦ）と、そしてオペランド
データ書込みステージ（Ｏ８）において行なわれていた
。
イクロプロセッサにおけるノ々イブライン処理の流れと
キャッシュメモリの制御の概略構成を示す。すなわち、
同図においてＩＦは命令フエ・ソチステージ、ＤＣは命
令デコードステージ、ＡＧはオペランドアドレス生成ス
テージ、ＯＦはオペランドデータ読み出しステージ、Ｅ
Ｘは演算実行ステージ、Ｏ８はオペランドデータ書込み
ステージを示すが、前記タグメモリの検索はオペランド
データ読み出しステージ（ＯＦ）と、そしてオペランド
データ書込みステージ（Ｏ８）において行なわれていた
。
［発明の構成］
（発明が解決しようとする課題）
しかしながら、第４図に示すような従来技術による構成
では、ＯＳステージでタグメモリの検索が行なわれるた
め、タグメモリを読み出してからキャッシュメモリのヒ
ツトまたはミスヒツトの判定後でなければデータメモリ
に対するライトオペランドデータの書込みは行なえなか
った。したがって、オペランド書込み時において、デー
タメモリへデータを書込むまでにかなり時間を要し、ま
た場合によってはＯＳステージが２マシンサイクル必要
となり、マイクロプロセッサの高速化が妨げられていた
。
では、ＯＳステージでタグメモリの検索が行なわれるた
め、タグメモリを読み出してからキャッシュメモリのヒ
ツトまたはミスヒツトの判定後でなければデータメモリ
に対するライトオペランドデータの書込みは行なえなか
った。したがって、オペランド書込み時において、デー
タメモリへデータを書込むまでにかなり時間を要し、ま
た場合によってはＯＳステージが２マシンサイクル必要
となり、マイクロプロセッサの高速化が妨げられていた
。
ところで、一般に従来のキャッシュメモリ１の構成は、
第５図に示すように主記憶装置の内容の一部を記憶する
データメモリ３、データメモリのそれぞれのブロックに
対応するアドレスタグを記憶するタグメモリ５、該タグ
メモリの内容をオペランドアドレスと比較してキャッシ
ュメモリのヒツト、ミスヒツトを判定する比較器７から
構成されている。この構成では、第６図に示すようにオ
ペランドフェッチ段（ＯＦ）でタグメモリ５の読出しお
よびデータメモリ３の読出しが同時に行なわれ、キャッ
シュメモリ１のヒツト、ミスヒツトの判定後に、演算実
行段（ＥＸＥ）で、演算器へデータを転送し、オペラン
ド記憶段（Ｏ８）で再びタグメモリ５を読み出してから
キャッシュメモリ１のヒツト、ミスヒツトの判定が行な
われている。そして、その判定後にデータメモリ３に対
する書込みが行われている。したがって、オペランドデ
ータ書込み時において、キヤ、ツシュメモリ１ヘデータ
を書き込むまでに多くの時間を要し、高速化の妨げとな
っていた。
第５図に示すように主記憶装置の内容の一部を記憶する
データメモリ３、データメモリのそれぞれのブロックに
対応するアドレスタグを記憶するタグメモリ５、該タグ
メモリの内容をオペランドアドレスと比較してキャッシ
ュメモリのヒツト、ミスヒツトを判定する比較器７から
構成されている。この構成では、第６図に示すようにオ
ペランドフェッチ段（ＯＦ）でタグメモリ５の読出しお
よびデータメモリ３の読出しが同時に行なわれ、キャッ
シュメモリ１のヒツト、ミスヒツトの判定後に、演算実
行段（ＥＸＥ）で、演算器へデータを転送し、オペラン
ド記憶段（Ｏ８）で再びタグメモリ５を読み出してから
キャッシュメモリ１のヒツト、ミスヒツトの判定が行な
われている。そして、その判定後にデータメモリ３に対
する書込みが行われている。したがって、オペランドデ
ータ書込み時において、キヤ、ツシュメモリ１ヘデータ
を書き込むまでに多くの時間を要し、高速化の妨げとな
っていた。
本発明の目的はオペランド書込み時においても、キャッ
シュメモリの高速動作を発揮させて効率的なデータ処理
が行ないうるパイプライン方式のマイクロプロセッサを
提供することである。
シュメモリの高速動作を発揮させて効率的なデータ処理
が行ないうるパイプライン方式のマイクロプロセッサを
提供することである。
［発明の構成］
（課題を解決するための手段）
このため、本発明に従うマイクロプロセッサは、少なく
ともデータの読み出しを行うステージと、データの演算
を実行するステージと、データの書き込みを行うステー
ジとを有するバイブライン方式のマイクロプロセッサに
して、 データを記憶するためのデータメモリと、上記データメ
モリに記憶されたデータに対応するアドレスタグを記憶
するためのタグメモリと、上記タグメモリの内容をオペ
ランドアドレスと比較してキャッシュメモリのヒツトお
よびミスヒツトを判定するための比較器と、上記キャッ
シュメモリのヒツトおよびミスヒツトの情報を保持する
ための保持手段と、データ読み出しステージにおいて、
データ読み出しのための上記タグメモリの読み出し、上
記比較器によるヒツトおよびミスヒツトの判定、および
データメモリよりのデータの読み出しが行なわれると共
に、データ書き込みのための上記タグメモリの読み出し
、上記比較器によるヒツトおよびミスヒツトの判定が行
なわれ、演算実行ステージにおいて、読み出されたデー
タの演算実行が行なわれている間、上記データ書き込み
のだめのヒツトおよびミスヒツトの判定結果が、上記保
持手段に保持され、データ書き込みステージにおいて、
上記保持手段よりのヒツトおよびミスヒツトの判定結果
に従って、上記データメモリへのデータの書込みのみが
行われる様に上記データメモリ、タグメモリ、比較器、
および保持手段の制御を行う制御手段とを具備している
。
ともデータの読み出しを行うステージと、データの演算
を実行するステージと、データの書き込みを行うステー
ジとを有するバイブライン方式のマイクロプロセッサに
して、 データを記憶するためのデータメモリと、上記データメ
モリに記憶されたデータに対応するアドレスタグを記憶
するためのタグメモリと、上記タグメモリの内容をオペ
ランドアドレスと比較してキャッシュメモリのヒツトお
よびミスヒツトを判定するための比較器と、上記キャッ
シュメモリのヒツトおよびミスヒツトの情報を保持する
ための保持手段と、データ読み出しステージにおいて、
データ読み出しのための上記タグメモリの読み出し、上
記比較器によるヒツトおよびミスヒツトの判定、および
データメモリよりのデータの読み出しが行なわれると共
に、データ書き込みのための上記タグメモリの読み出し
、上記比較器によるヒツトおよびミスヒツトの判定が行
なわれ、演算実行ステージにおいて、読み出されたデー
タの演算実行が行なわれている間、上記データ書き込み
のだめのヒツトおよびミスヒツトの判定結果が、上記保
持手段に保持され、データ書き込みステージにおいて、
上記保持手段よりのヒツトおよびミスヒツトの判定結果
に従って、上記データメモリへのデータの書込みのみが
行われる様に上記データメモリ、タグメモリ、比較器、
および保持手段の制御を行う制御手段とを具備している
。
（作用）
上記の構成により、オペランドデータ書込み時のタグメ
モリの検索がオペランド読出し時と同じバイブラインス
テージで行なわれることによって、オペランドデータ書
込みステージではデータメモリへの書込みだけが行なわ
れ、よってオペランド書込みステージでもキャッシュメ
モリの高速性が維持される。
モリの検索がオペランド読出し時と同じバイブラインス
テージで行なわれることによって、オペランドデータ書
込みステージではデータメモリへの書込みだけが行なわ
れ、よってオペランド書込みステージでもキャッシュメ
モリの高速性が維持される。
（実施ｆ１１）
第１図は本発明によるパイプライン方式のマイクロプロ
セッサのバイブライン処理の流れとキャッシュメモリ制
御の基本構成を示す。
セッサのバイブライン処理の流れとキャッシュメモリ制
御の基本構成を示す。
同図において、処理の流れは、命令フェッチステージ１
０、命令デコードステージ１１、オペランドアドレス生
成ステージ１２、オペランド読み出しステージ１３、演
算実行ステージ１４、オペランド書込みステージ１５、
ここで１６はキャッシュメモリ、１７はオペランドフェ
ッチ読み出しステージ１３においてセットされる第１の
７リツプフロツプ（ＦＦ） 、１８は演算実行ステージ
１４においてセットされる第２のフリップフロップ、１
９はオペランド書込みステージでセットされる第３のフ
リップフロップを示す。
０、命令デコードステージ１１、オペランドアドレス生
成ステージ１２、オペランド読み出しステージ１３、演
算実行ステージ１４、オペランド書込みステージ１５、
ここで１６はキャッシュメモリ、１７はオペランドフェ
ッチ読み出しステージ１３においてセットされる第１の
７リツプフロツプ（ＦＦ） 、１８は演算実行ステージ
１４においてセットされる第２のフリップフロップ、１
９はオペランド書込みステージでセットされる第３のフ
リップフロップを示す。
このように構成された本発明によるパイプライン方式の
マイクロブロセッ・すにおいて、オペランド読み出しス
テージ１３において、オペランドデータ読み出しのため
のオペランドアドレスにもとづいてキャッシュメモリ１
６内のタグメモリ２０（第２図）の検索を行い、キャツ
シュヒツト／ミスヒツトの判定を行い、データメモリ２
２（第２図）からオペランドデータを読出す。それと共
に、オペランドデータ書込みのためのタグメモリ２０の
検索を行い、キャツシュヒツト／ミスヒツトの判定を行
い、そのキャツシュヒツト／ミスヒツトの判定結果を第
１のＦＦ１７に記憶してから読出したオペランドデータ
をオペランド実行ステージ１４へ転送して実行する。
マイクロブロセッ・すにおいて、オペランド読み出しス
テージ１３において、オペランドデータ読み出しのため
のオペランドアドレスにもとづいてキャッシュメモリ１
６内のタグメモリ２０（第２図）の検索を行い、キャツ
シュヒツト／ミスヒツトの判定を行い、データメモリ２
２（第２図）からオペランドデータを読出す。それと共
に、オペランドデータ書込みのためのタグメモリ２０の
検索を行い、キャツシュヒツト／ミスヒツトの判定を行
い、そのキャツシュヒツト／ミスヒツトの判定結果を第
１のＦＦ１７に記憶してから読出したオペランドデータ
をオペランド実行ステージ１４へ転送して実行する。
その際に第１のＦＦ１７に記憶されたヒツト／ミスヒツ
ト判定内容を次段に対応する第２のＦＦ１８へ移す。
ト判定内容を次段に対応する第２のＦＦ１８へ移す。
しかる後、オペランド書込みステージ１５において、第
２のＦＦ１８の内容を第３のＦＦ１９へ移し、第３のＦ
Ｆ１９の内容を参照して、オペランドデータをキャッシ
ュメモリ１６内のデータメモリ２２へ書込む。したがっ
て、本発明においては、従来技術によるパイプライン方
式のマイクロプロセッサと異なり、オペランド書込みス
テージにおいて、タグメモリ２０を検索しなくとも第３
のＦＦ１９の内容にしたがってオペランドデータをデー
タメモリへ書込むことが可能になったため、処理時間が
短縮できる。
２のＦＦ１８の内容を第３のＦＦ１９へ移し、第３のＦ
Ｆ１９の内容を参照して、オペランドデータをキャッシ
ュメモリ１６内のデータメモリ２２へ書込む。したがっ
て、本発明においては、従来技術によるパイプライン方
式のマイクロプロセッサと異なり、オペランド書込みス
テージにおいて、タグメモリ２０を検索しなくとも第３
のＦＦ１９の内容にしたがってオペランドデータをデー
タメモリへ書込むことが可能になったため、処理時間が
短縮できる。
第２図は、本発明に従うマイクロプロセッサのキャッシ
ュメモリ周辺の詳細な構成を示す。
ュメモリ周辺の詳細な構成を示す。
このキャッシュメモリは、タグメモリ２０、タグメモリ
用の第１のアドレスデコーダ２１、データメモリ２２、
データメモリ用の第２のアドレスデコーダ２３、比較器
２４、第１．第２．第３のフリップフロップ１７，１８
．１９を有している。
用の第１のアドレスデコーダ２１、データメモリ２２、
データメモリ用の第２のアドレスデコーダ２３、比較器
２４、第１．第２．第３のフリップフロップ１７，１８
．１９を有している。
そして、上記第１および第２のアドレスデコーダ２２．
２３、上記第１．第２．第３のフリップフロップ１７．
１８．１９等は、上述の如くに、オペランド書込みステ
ージにおいて、データの書込みのみが行なわれる様に、
ＣＰＵ２５等よりの制御信号によって制御されている。
２３、上記第１．第２．第３のフリップフロップ１７．
１８．１９等は、上述の如くに、オペランド書込みステ
ージにおいて、データの書込みのみが行なわれる様に、
ＣＰＵ２５等よりの制御信号によって制御されている。
本発明においては、タグメモリ用の第１のアドレスデコ
ーダ２１およびデータメモリ用の第２のアドレスデコー
ダ２３が別個に設けられているので、タグメモリ２０と
データメモリ２２が独立 ゛して動作できる。したがっ
て読み出しステージにおいて、オペランドデータ書込み
のためのオペランドアドレスの上位部分と、第１のアド
レスデコーダ２１でデコードしたタグメモリ２０の内容
と比較器１４で比較して、その結果のヒツト／ミスヒツ
ト情報を第１のＦＦ１７にセットしておいて、処理の進
行に伴ない第２のおよび第３のＦＦ１８゜１９へ移し、
オペランド書込みステージ１５（第１図参照）において
、該第３のＦＦ１９の内容を参照して直ちにオペランド
データをデータメモリ２２へ書込むようにしている。
ーダ２１およびデータメモリ用の第２のアドレスデコー
ダ２３が別個に設けられているので、タグメモリ２０と
データメモリ２２が独立 ゛して動作できる。したがっ
て読み出しステージにおいて、オペランドデータ書込み
のためのオペランドアドレスの上位部分と、第１のアド
レスデコーダ２１でデコードしたタグメモリ２０の内容
と比較器１４で比較して、その結果のヒツト／ミスヒツ
ト情報を第１のＦＦ１７にセットしておいて、処理の進
行に伴ない第２のおよび第３のＦＦ１８゜１９へ移し、
オペランド書込みステージ１５（第１図参照）において
、該第３のＦＦ１９の内容を参照して直ちにオペランド
データをデータメモリ２２へ書込むようにしている。
なお、本発明における実施例においては、上記のように
３個のＦＦ１７，１８．１９とを設け、処理の進行にし
たがってＦ ’Ｆ １７からＦＦ１９へとヒツト／ミス
ヒツト判定内容を移すようにしているが、フリップフロ
ップＦＦへの判定結果のセットおよびその内容の読出し
タイミングを適当にすることによってＦＦを１個とする
ことによって可能であることは、当業者が想到しつる範
囲である。
３個のＦＦ１７，１８．１９とを設け、処理の進行にし
たがってＦ ’Ｆ １７からＦＦ１９へとヒツト／ミス
ヒツト判定内容を移すようにしているが、フリップフロ
ップＦＦへの判定結果のセットおよびその内容の読出し
タイミングを適当にすることによってＦＦを１個とする
ことによって可能であることは、当業者が想到しつる範
囲である。
第３図は、第２図に示した本発明によるキャッシュメモ
リを用いて第１に示す本発明のパイプライン方式のマイ
クロプロセッサの動作を説明するタイミング図である。
リを用いて第１に示す本発明のパイプライン方式のマイ
クロプロセッサの動作を説明するタイミング図である。
第１図および第２図に関連して説明したように、また第
３図に示すように本発明においては、オペランド読み出
しステージ（ＯＦ）１３において、オペランド読み出し
のためのタグメモリの検索の結果としてデータメモリの
読出しと、オペランド書込みのためのヒツト／ミスヒツ
トの判定とが独立して行なわれ、オペランド書込みのた
めのヒツト／ミスヒツト判定結果が少なくとも１個のフ
リップフロップ（Ｆ Ｆ）にセットされ、オペランドデ
ータの実行後、オペランド書込みステージ１５（Ｏ５）
において該ＦＦの内容にもとづいて、データメモリへの
書込みのみが直ちに行なわれる。
３図に示すように本発明においては、オペランド読み出
しステージ（ＯＦ）１３において、オペランド読み出し
のためのタグメモリの検索の結果としてデータメモリの
読出しと、オペランド書込みのためのヒツト／ミスヒツ
トの判定とが独立して行なわれ、オペランド書込みのた
めのヒツト／ミスヒツト判定結果が少なくとも１個のフ
リップフロップ（Ｆ Ｆ）にセットされ、オペランドデ
ータの実行後、オペランド書込みステージ１５（Ｏ５）
において該ＦＦの内容にもとづいて、データメモリへの
書込みのみが直ちに行なわれる。
［発明の効果］
以上、本発明の実施例について述べてきたが、本発明に
よるパイプライン方式のマイクロプロセッサにおいては
、従来技術で行なわれていたオペランド書込み時のタグ
メモリの検索が不要となり、フリップフロップ内に記憶
されているヒツト／ミスヒツト情報にもとづいてオペラ
ンドデータを直ちにデータメモリへ書込めるので、オペ
ランド書込み時間が短縮できる。したがって、処理速度
が高速化され、システム全体の性能が向上できる。
よるパイプライン方式のマイクロプロセッサにおいては
、従来技術で行なわれていたオペランド書込み時のタグ
メモリの検索が不要となり、フリップフロップ内に記憶
されているヒツト／ミスヒツト情報にもとづいてオペラ
ンドデータを直ちにデータメモリへ書込めるので、オペ
ランド書込み時間が短縮できる。したがって、処理速度
が高速化され、システム全体の性能が向上できる。
第１図は本発明によるパイプライン処理の流れとキャッ
シュメモリの制御図、 第２図は本発明によるキャッシュメモリ周辺の構成図、 第３図は第１図および第２図に関連した動作説明図、 第４図は従来技術によるパイプライン処理の流れとキャ
ッシュメモリの制御図、 第５図は従来技術によるキャッシュメモリの構成図、 第６図は第４図および第５図に関連した動作説明図、を
それぞれ示す。 ｌＯ・・・命令フェッチステージ １１・・・命令デコードステージ １３・・・オペランド読み出しステージ１４・・・オペ
ランド実行ステージ １５・・・オペランド書込みステージ １６・・・キャッシュメモリ １７．１８．１９・・・フリップ・フロップ２０・・・
タグメモリ ２１・・・第１のアドレスデコーダ ２２・・・データメモリ ２３・・・第２のアドレスデコーダ ２４・・・比較器
シュメモリの制御図、 第２図は本発明によるキャッシュメモリ周辺の構成図、 第３図は第１図および第２図に関連した動作説明図、 第４図は従来技術によるパイプライン処理の流れとキャ
ッシュメモリの制御図、 第５図は従来技術によるキャッシュメモリの構成図、 第６図は第４図および第５図に関連した動作説明図、を
それぞれ示す。 ｌＯ・・・命令フェッチステージ １１・・・命令デコードステージ １３・・・オペランド読み出しステージ１４・・・オペ
ランド実行ステージ １５・・・オペランド書込みステージ １６・・・キャッシュメモリ １７．１８．１９・・・フリップ・フロップ２０・・・
タグメモリ ２１・・・第１のアドレスデコーダ ２２・・・データメモリ ２３・・・第２のアドレスデコーダ ２４・・・比較器
Claims (2)
- （１）少なくともデータの読み出しを行うステージと、
データの演算を実行するステージと、データの書き込み
を行うステージとを有するパイプライン方式のマイクロ
プロセッサにして、 データを記憶するためのデータメモリと、 上記データメモリに記憶されたデータに対応するアドレ
スタグを記憶するためのタグメモリと、上記タグメモリ
の内容をオペランドアドレスと比較してキャッシュメモ
リのヒットおよびミスヒットを判定するための比較器と
、 上記キャッシュメモリのヒットおよびミスヒットの情報
を保持するための保持手段と、 データ読み出しステージにおいて、データ読み出しのた
めの上記タグメモリの読み出し、上記比較器によるヒッ
トおよびミスヒットの判定、およびデータメモリよりの
データの読み出しが行なわれると共に、データ書き込み
のための上記タグメモリの読み出し、上記比較器による
ヒットおよびミスヒットの判定が行なわれ、演算実行ス
テージにおいて、読み出されたデータの演算実行が行な
われている間、上記データ書き込みのためのヒットおよ
びミスヒットの判定結果が、上記保持手段に保持され、
データ書き込みステージにおいて、上記保持手段よりの
ヒットおよびミスヒットの判定結果に従って、上記デー
タメモリへのデータの書込みのみが行われる様に上記デ
ータメモリ、タグメモリ、比較器、および保持手段の制
御を行う制御手段とを具備していることを特徴とするマ
イクロプロセッサ。 - （２）タグメモリ、データメモリ、および比較器を有す
るキャッシャメモリを備えたパイプライン方式のマイク
ロプロセッサにおいて、 前記キャッシュメモリは更に前記タグメモリ用の第１の
アドレスデコードと、前記データメモリ用の第２のアド
レスデコーダと、前記シャッシュメモリのヒット／ミス
ヒットの判定結果を記憶する少なくとも１個の記憶手段
とを備え、 オペランド読み出しステージにおいて前記第１および第
２のアドレスデコーダのデコード結果にしたがってオペ
ランド読み出しのために前記タグメモリおよびデータメ
モリの内容を同時に読み出すと共に、前記記憶手段にオ
ペランド書込みのためのヒット／ミスヒットの判定結果
を記憶し、オペランド実行後、オペランド書込みステー
ジにおいて、記憶された前記判定結果の内容にもとづい
て、前記データメモリへオペランドデータを直ちに書込
むことを特徴とするパイプライン方式のマイクロプロセ
ッサ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124533A JPH077356B2 (ja) | 1989-05-19 | 1989-05-19 | パイプライン方式のマイクロプロセッサ |
| KR1019900007077A KR930003401B1 (ko) | 1989-05-19 | 1990-05-17 | 파이프라인방식(pipeline方式)의 마이크로프로세서 |
| DE69028655T DE69028655T2 (de) | 1989-05-19 | 1990-05-21 | Pipelineprozessor und Pipelineverarbeitungsverfahren |
| EP90109595A EP0398382B1 (en) | 1989-05-19 | 1990-05-21 | Pipeline processor and pipeline processing method for microprocessor |
| US07/525,774 US5197134A (en) | 1989-05-19 | 1990-05-21 | Pipeline processor for performing write instruction by referring to cache memory search result obtained during idling state of operand reading cycle |
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