KR900018808A - 파이프라인방식(pipeline 方式)의 마이크로프로세서 - Google Patents

파이프라인방식(pipeline 方式)의 마이크로프로세서 Download PDF

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KR900018808A
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아오이 죠이치
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Abstract

내용 없음

Description

파이프라인방식(pipeline 方式)의 마이크로프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 파이프라인처리의 흐름과 캐쉬 메모리(cache memory)의 제어도, 제2도는 본 발명에 다른 캐쉬메모리주변의 구성도, 제3도는 제1도 및 제2도에 관련된 동작설명도.

Claims (2)

  1. 적어도 데이타의 독출을 행하는 단(13)과, 데이타의 연산을 실행하는 단(14), 데이타의 기록을 행하는 단(15)을 갖춘 파이프라인방식의 마이크로프로세서에 있어서, 데이타를 기억하기 위한 데이타메모리(22)와, 상기데이타메모리(22)에 기억된 데이타에 대응하는 어드레스를 기억하기 위한 택메모리(20), 상기 택메모리(20)의 내용을 오퍼런드어드레스와 비교하여 캐쉬메모리의 히트 및 미스히트를 판정하기 위한 비교기(24), 상기 캐쉬메모리의 히트, 및 미스히트의 정보를 보존하기 위한 보존수단(17), 데이타독출단에 있어서, 데이타독출을 위한 상기 택메모리(20)의 독출, 상기 비교기(24)에 의한 히트 및 미스히트의 판정, 및 데이타메모리(22)에서의 데이타 독출이 행해짐과 더불어 데이타기록을 위한 상기 택메모리의 독출, 상기 비교기에 의한 히트 및 미스히트의 판정이 행해지고, 연산실행단(14)에 있어서, 독출된 데이타의 연산실행이 행해지는 동안, 상기 데이타기록을 위한 히트 및 미스히트의 판정결과가 상기 보존수단(17)에 보존되고, 데이타기록단(15)에 있어서, 상기 보존수단(17)에 의한 히트 및 미스히트의 판정결과에 따라서 상기 데이타메모리(22)로의 데이타의 기록만이 행해지는 상태로 상기 데이타메모리(22), 택메모리(20), 비교기(24), 및 보존수단(17)를 제어하는 제어수단(CPU)을 구비한 것을 특징으로 하는 마이크로프로세서.
  2. 택메모리(20), 데이타메모리(22), 및 비교기(24)를 갖춘 캐쉬메모리(16)를 구비한 파이프라인방식의 마이크로프로세서에 있어서, 상기 캐쉬메모리(16)는 또 상기 택메모리(20)용 제1어드레스디코더(21)와 상기 데이타메모리(22)용 제2어드레스디코더(23), 상기 캐쉬메모리(16)의 히트/미스히트의 판정결과를 기억하는 적어도 1개의 기억수단(17)을 구비하고, 오퍼런드독출단(13)에 있어서 상기 제1 및 제2어드레스디코더(21,23)의 디코드결과에 따라서 오퍼런드독출을 위한 상기 택메모리(20) 및 데이타메모리(22)의 내용을 동시에 독출함과 더불어, 상기 기억수단에 오퍼런드기록을 위한 히트/미스히트의 판정결과를 기억하고, 오퍼런드실행후, 오퍼런드기록단(15)에 있어서, 기억된 상기 판정결과의 내용에 의거해서 상기 데이타메모리(22)로 오퍼런드데이타를 직접 기록하는 것을 특징으로 하는 파이프라인방식의 마이크로프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900007077A 1989-05-19 1990-05-17 파이프라인방식(pipeline方式)의 마이크로프로세서 KR930003401B1 (ko)

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