KR910005155A - 마이크로 프로세서 - Google Patents

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KR910005155A
KR910005155A KR1019900013376A KR900013376A KR910005155A KR 910005155 A KR910005155 A KR 910005155A KR 1019900013376 A KR1019900013376 A KR 1019900013376A KR 900013376 A KR900013376 A KR 900013376A KR 910005155 A KR910005155 A KR 910005155A
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KR
South Korea
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KR1019900013376A
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나리꼬 스즈끼
Original Assignee
세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline, look ahead
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    • G06F9/3802Instruction prefetching
    • G06F9/3804Instruction prefetching for branches, e.g. hedging, branch folding

Abstract

내용 없음

Description

마이크로 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 표시한 블럭 선도.
제2도는 제1도의 도시된 PFU를 표시한 내부 블럭 선도.
제3도는 제2도에 도시된 회로 동작을 설명하기 위한 동작 선도.

Claims (3)

  1. 조건부 브랜치 명령의 브랜치 조건이 설정되기 전에 다수의 바이트의 명령 데이타를 프릿 팻치하기 위해 브랜치 어드레스에서의 명령에 대해 명령 프리팻치 동작을 수행하는 수단과, 다수의 바이트중 프리 팻치된 명령 데이타를 일시적으로 기억하는 버퍼 수단과, 더 작은 비트 데이타에 응답하여 상기 버퍼 수단에서 출력될 바이트 데이타를 선택하는 수단과, 브랜치가 이루어질 때 선택된 바이트 명령 디코더에 전달하는 수단을 구비하는 마이크로 프로세서.
  2. 조건부 브랜치 명령을 프리 팻칭한 후 프리팻치되는 최소한 하나의 명령을 일시적으로 기억시키는 제1기억수단과, 상기 조건부 브랜치 명령의 브랜치 조건이 설정되기 전에 프리 팻치되는 브랜치 어드레스에서 명령을 일시적으로 기억시키는 제2기억수단과, 상기 제1기억 수단에 기억되는 명령의 오퍼랜드 필드와 동작 코드를 정렬시키는 상기 제1기억 수단에 접속된 제1정렬기와, 상기 제2기억 수단에 기억되는 명령의 오퍼랜드 필드와 동작코드 필드를 정렬시키는 상기 제2기억 수단에 접속된 제2정렬기와 브랜치가 이루어지지 않을 때 상기 제1정렬기의 출력을 명령 디코더에 전달하며, 상기 브랜치가 이루어질 때 상기 제2정렬기의 출력은 상기 명령 디코더에 전달하는 상기 제1 및 제2정렬기에 접속되는 선택 수단을 구비하는 마이크로 프로세서.
  3. 제2항에 있어서, 상기 브랜치가 이루어질 때 상기 제2기억 수단으로부터의 명령을 상기 제1기억 수단에 기록 하는 수단을 구비하는 마이크로 프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900013376A 1989-08-28 1990-08-28 마이크로프로세서 KR940000968B1 (ko)

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Application Number Priority Date Filing Date Title
JP1-222058 1989-08-28
JP22205889 1989-08-28
JP222058 1989-08-28

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KR910005155A true KR910005155A (ko) 1991-03-30
KR940000968B1 KR940000968B1 (ko) 1994-02-07

Family

ID=16776444

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Application Number Title Priority Date Filing Date
KR1019900013376A KR940000968B1 (ko) 1989-08-28 1990-08-28 마이크로프로세서

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US (1) US5381532A (ko)
EP (1) EP0471888B1 (ko)
JP (1) JP2682217B2 (ko)
KR (1) KR940000968B1 (ko)
DE (1) DE69032897T2 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539911A (en) * 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
JP2536726B2 (ja) * 1993-07-07 1996-09-18 日本電気株式会社 マイクロプロセッサ
US5673427A (en) * 1994-03-01 1997-09-30 Intel Corporation Packing valid micro operations received from a parallel decoder into adjacent locations of an output queue
US5590358A (en) * 1994-09-16 1996-12-31 Philips Electronics North America Corporation Processor with word-aligned branch target in a byte-oriented instruction set
US5732235A (en) * 1996-01-25 1998-03-24 International Business Machines Corporation Method and system for minimizing the number of cycles required to execute semantic routines
US5898888A (en) * 1996-12-13 1999-04-27 International Business Machines Corporation Method and system for translating peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a computer system
US5881260A (en) * 1998-02-09 1999-03-09 Hewlett-Packard Company Method and apparatus for sequencing and decoding variable length instructions with an instruction boundary marker within each instruction
US6598154B1 (en) * 1998-12-29 2003-07-22 Intel Corporation Precoding branch instructions to reduce branch-penalty in pipelined processors
EP1050811A1 (en) * 1999-05-03 2000-11-08 STMicroelectronics SA Branching in a computer system
US7647486B2 (en) 2006-05-02 2010-01-12 Atmel Corporation Method and system having instructions with different execution times in different modes, including a selected execution time different from default execution times in a first mode and a random execution time in a second mode

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5282149A (en) * 1975-12-29 1977-07-09 Fujitsu Ltd Instruction address control system
JPS55118170A (en) * 1979-03-06 1980-09-10 Mitsubishi Electric Corp Memory access device
CA1174370A (en) * 1980-05-19 1984-09-11 Hidekazu Matsumoto Data processing unit with pipelined operands
JPS5729152A (en) * 1980-07-28 1982-02-17 Fujitsu Ltd Information processor prefetching instruction
DE3382350D1 (de) * 1982-11-17 1991-08-29 Nec Corp Anordnung zum vorabholen von befehlen mit vorhersage einer verzweigungszieladresse.
JPS6051948A (ja) * 1983-08-31 1985-03-23 Hitachi Ltd 情報処理装置
US4742451A (en) * 1984-05-21 1988-05-03 Digital Equipment Corporation Instruction prefetch system for conditional branch instruction for central processor unit
CA1233270A (en) * 1985-03-18 1988-02-23 Vojin G. Oklobdzija Register selection mechanism and organization of an instruction prefetch buffer
JPS61262849A (ja) * 1985-05-17 1986-11-20 Hitachi Ltd 情報処理装置
DE3752100T2 (de) * 1986-01-07 1997-12-11 Nec Corp Befehlsvorabrufgerät mit einer Schaltung zum Prüfen der Vorhersage eines Verzweigungsbefehls vor seiner Ausführung
WO1987005417A1 (en) * 1986-02-28 1987-09-11 Nec Corporation Instruction prefetch control apparatus
JPS6393041A (ja) * 1986-10-07 1988-04-23 Mitsubishi Electric Corp 計算機
US4893234A (en) * 1987-01-15 1990-01-09 United States Department Of Energy Multi-processor including data flow accelerator module
JPS6473423A (en) * 1987-09-14 1989-03-17 Matsushita Electric Ind Co Ltd Instruction look-ahead controller
JPH0769812B2 (ja) * 1987-12-29 1995-07-31 富士通株式会社 データ処理装置
US5142634A (en) * 1989-02-03 1992-08-25 Digital Equipment Corporation Branch prediction
US5113515A (en) * 1989-02-03 1992-05-12 Digital Equipment Corporation Virtual instruction cache system using length responsive decoded instruction shifting and merging with prefetch buffer outputs to fill instruction buffer

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Publication number Publication date
JP2682217B2 (ja) 1997-11-26
DE69032897D1 (de) 1999-02-25
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KR940000968B1 (ko) 1994-02-07
EP0471888A2 (en) 1992-02-26
DE69032897T2 (de) 1999-08-26
JPH03156534A (ja) 1991-07-04
EP0471888B1 (en) 1999-01-13
US5381532A (en) 1995-01-10

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