JPS61262849A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61262849A JPS61262849A JP10371185A JP10371185A JPS61262849A JP S61262849 A JPS61262849 A JP S61262849A JP 10371185 A JP10371185 A JP 10371185A JP 10371185 A JP10371185 A JP 10371185A JP S61262849 A JPS61262849 A JP S61262849A
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- Japan
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- instruction
- branch
- register
- branch destination
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理装置に係り、特に命令の先行読出し機
能を有する情報処理装置において、分岐命令で示される
分岐先命令の読み出し制御方式に関する。
能を有する情報処理装置において、分岐命令で示される
分岐先命令の読み出し制御方式に関する。
命令の先行読出し機能を有する情報処理装置においては
、先行して読み出した命令を格納しておくための命令バ
ッファと、該命令バッファより次にデコードを開始すべ
き命令を左づめにシフトして命令レジスタに転送するた
めのアライン回路・（シフ１−回路）・咎有している。
、先行して読み出した命令を格納しておくための命令バ
ッファと、該命令バッファより次にデコードを開始すべ
き命令を左づめにシフトして命令レジスタに転送するた
めのアライン回路・（シフ１−回路）・咎有している。
また、分岐命令の処理の高速化のために、この種の命令
バッファを２面構成にし、これら２面化した命令バッフ
ァを分岐成功時に交互に切り換えながら命令の先行読出
しを行っている。なお、この種の情報処理装置としては
例えば特願昭５８−２８３７７号、特願昭５８−３０３
ｊ４号、特願昭５８−３３２７８号等が挙げられる。
バッファを２面構成にし、これら２面化した命令バッフ
ァを分岐成功時に交互に切り換えながら命令の先行読出
しを行っている。なお、この種の情報処理装置としては
例えば特願昭５８−２８３７７号、特願昭５８−３０３
ｊ４号、特願昭５８−３３２７８号等が挙げられる。
ところで、分岐先命令の読出しも含めて、命令の先行読
出しは、通常、記憶装置の８バイト境界から８パイ１〜
又は１６バイトを単位として読み出され、命令バッファ
に格納される。該命令バツファからの命令切出しは、初
期値を分岐先命令の読出しアドレスの下位３ピツ１へと
し、命令レジスタに次にデコードすべき命令を左づめに
して転送する毎に命令長分更新するポインタによりアラ
イン回路（シフ１−回路）を制御しながら順次行なオ〕
れる。このポインタのピッ１−数は命令バッファの容量
により決まる。
出しは、通常、記憶装置の８バイト境界から８パイ１〜
又は１６バイトを単位として読み出され、命令バッファ
に格納される。該命令バツファからの命令切出しは、初
期値を分岐先命令の読出しアドレスの下位３ピツ１へと
し、命令レジスタに次にデコードすべき命令を左づめに
して転送する毎に命令長分更新するポインタによりアラ
イン回路（シフ１−回路）を制御しながら順次行なオ〕
れる。このポインタのピッ１−数は命令バッファの容量
により決まる。
このように、命令の先行読出し時、命令バッファへは、
命令データを８パイ１〜境界で読み出してそのまま格納
する。他方、命令レジスタへは、デコードする命令を左
づめにして格納する。これは、汎用レジスタの読出し、
アドレス加算等、命令のデコードにより開始される種々
の動作の制御を容易にするためである。
命令データを８パイ１〜境界で読み出してそのまま格納
する。他方、命令レジスタへは、デコードする命令を左
づめにして格納する。これは、汎用レジスタの読出し、
アドレス加算等、命令のデコードにより開始される種々
の動作の制御を容易にするためである。
ここで、分岐先命令読み出しを除く命令の先行読出しは
、命令バッファの容量を適正にもてば、命令のテコ−１
〜開始が命令の読出しネックで遅れることはない３、一
方、分岐先命令の読出しにおいては、そのような訳には
いかす、分岐成功の場合、分岐先命令データの最初にデ
コー１−を開始する命令を出来るだけ早く命令レジスタ
に左づめして転送する必要がある。しかしながら、従来
は、この分岐先命令の命令レジスタへの転送は、通常の
命令の切出しパス−）まり命令バッファを経由してアラ
イン回路（シフ１−回路）によりデコードすべき命令位
左づめにして転送することにより行なっており、命令の
デコード開始が遅れることは避けられなか一ンた。
、命令バッファの容量を適正にもてば、命令のテコ−１
〜開始が命令の読出しネックで遅れることはない３、一
方、分岐先命令の読出しにおいては、そのような訳には
いかす、分岐成功の場合、分岐先命令データの最初にデ
コー１−を開始する命令を出来るだけ早く命令レジスタ
に左づめして転送する必要がある。しかしながら、従来
は、この分岐先命令の命令レジスタへの転送は、通常の
命令の切出しパス−）まり命令バッファを経由してアラ
イン回路（シフ１−回路）によりデコードすべき命令位
左づめにして転送することにより行なっており、命令の
デコード開始が遅れることは避けられなか一ンた。
本発明の目的は、命令の先行読出し機能を有する情報処
理装置において、分岐成功の場合、分岐先命令データの
うち、最初にデコー１−すべき命令を左づめにして出来
るだけ早く命令レジスタに転送することにある。
理装置において、分岐成功の場合、分岐先命令データの
うち、最初にデコー１−すべき命令を左づめにして出来
るだけ早く命令レジスタに転送することにある。
分岐先命令のデコード開始を早くする方法として、分岐
先命令の読み出し時、該命令を命令バッファに格納する
と同時に、命令バッファをバイパスして命令レジスタに
も七ッ１へすることが考えられる。この場合、命令バッ
ファは、命令データを８バイト境界で記憶装置から読み
出してそのままセットし、他方、命令レジスタへは、最
初にデコードすべき命令を左づめでセラ１−することが
必要であるが、命令は２バトイ１へ境界からはじまるた
め、両者は矛盾した要求となる。
先命令の読み出し時、該命令を命令バッファに格納する
と同時に、命令バッファをバイパスして命令レジスタに
も七ッ１へすることが考えられる。この場合、命令バッ
ファは、命令データを８バイト境界で記憶装置から読み
出してそのままセットし、他方、命令レジスタへは、最
初にデコードすべき命令を左づめでセラ１−することが
必要であるが、命令は２バトイ１へ境界からはじまるた
め、両者は矛盾した要求となる。
本発明は、この矛盾を解決するため、分岐命令の分岐先
命令読出し時、該分岐先命令データのうちの最初の命令
を左づめにシフトする手段と、該左づめにシフ１へされ
た命令を前記命令バッファをバイパスして命令レジスタ
にセットする手段と、前記左づめにシフ１−された命令
を該シフト分だけ右シフ１−シて前記命令バッファに貯
蔵する手段とを設けたことを特徴とする。
命令読出し時、該分岐先命令データのうちの最初の命令
を左づめにシフトする手段と、該左づめにシフ１へされ
た命令を前記命令バッファをバイパスして命令レジスタ
にセットする手段と、前記左づめにシフ１−された命令
を該シフト分だけ右シフ１−シて前記命令バッファに貯
蔵する手段とを設けたことを特徴とする。
第１図は本発明の情報処理装置の一実施例を示す。同図
中、１は記憶制御装置、２は命令処理装置、３は記憶装
置である。記憶装置３には命令及びオペラン１−か記憶
されているが、以下の説明では、オペラン１−の読出し
は本発明に直接関係がないので省略する。また、記憶制
御装置１及び命令処理装置２は本発明に関係する構成の
みを示している。
中、１は記憶制御装置、２は命令処理装置、３は記憶装
置である。記憶装置３には命令及びオペラン１−か記憶
されているが、以下の説明では、オペラン１−の読出し
は本発明に直接関係がないので省略する。また、記憶制
御装置１及び命令処理装置２は本発明に関係する構成の
みを示している。
記憶制御装Ｗ１において、１０１は読出しデータレジス
タであり、記憶装置３より読み出したデータ （この場
合は命令データ）を一時格納する。
タであり、記憶装置３より読み出したデータ （この場
合は命令データ）を一時格納する。
１０２けシフ１−回路であり、シフ１−制御回路１０３
の制御のもとで、読出しデータレジスタ１０１に格納さ
れたデータを左にシフトする機能を有する。
の制御のもとで、読出しデータレジスタ１０１に格納さ
れたデータを左にシフトする機能を有する。
命令処理装置２において、２０１は逆シフト回路であり
、逆シフ１−制御回路２０５の制御のもとで、記憶制御
装置１から転送されて来た命令データを右にシフ１−す
る機能を有する。２０２は命令バッファ、２０３はアラ
イン回路、２０４は命令レジスタであり、命令バッファ
２０２に格納された命令は、１命令ずつ、アライン制御
回路２０６の制御のもとてアライン回路２０３により左
づめにシフ１〜されて命令レジスタ２０４にセラ１−さ
れ処理される。２０７は汎用レジスタ、２０８はアドレ
ス加算器、２０９はアドレス加算器２０８の出力を保持
するアドレスレジスタである。２１０は命令のテコ−１
−回路、２１１は選択回路２１３を制御する命令レジス
タ入力制御回路である。選択回路２１３は、命令レジス
タ２０４の入力として読出しデータレジスタシフタ１０
２を経由して送られて来た命令データ又は、命令バッフ
ァ２０２からアライン回路２０３により切り出された命
令データのいずれか一方を選択して、命令レジスタ２０
４に入力する機能を有する。２１２は制御回路であり、
その詳細な動作は後述する。
、逆シフ１−制御回路２０５の制御のもとで、記憶制御
装置１から転送されて来た命令データを右にシフ１−す
る機能を有する。２０２は命令バッファ、２０３はアラ
イン回路、２０４は命令レジスタであり、命令バッファ
２０２に格納された命令は、１命令ずつ、アライン制御
回路２０６の制御のもとてアライン回路２０３により左
づめにシフ１〜されて命令レジスタ２０４にセラ１−さ
れ処理される。２０７は汎用レジスタ、２０８はアドレ
ス加算器、２０９はアドレス加算器２０８の出力を保持
するアドレスレジスタである。２１０は命令のテコ−１
−回路、２１１は選択回路２１３を制御する命令レジス
タ入力制御回路である。選択回路２１３は、命令レジス
タ２０４の入力として読出しデータレジスタシフタ１０
２を経由して送られて来た命令データ又は、命令バッフ
ァ２０２からアライン回路２０３により切り出された命
令データのいずれか一方を選択して、命令レジスタ２０
４に入力する機能を有する。２１２は制御回路であり、
その詳細な動作は後述する。
図中、ブロック２００は逆シフト回路２０１及び命令バ
ッファ２０２と同一構成のもう１組のブ［Ｊツクを示す
。即ち、逆シフ１〜回路２０１と命令バッファ２０２の
部分は２面で構成されている。
ッファ２０２と同一構成のもう１組のブ［Ｊツクを示す
。即ち、逆シフ１〜回路２０１と命令バッファ２０２の
部分は２面で構成されている。
これは、分岐命令をデコードしても２面構成されていな
い場合は、該分岐命令で分岐をするか否かの判定が下る
までは、分岐命令の読出しが開始できなくなるためであ
る。
い場合は、該分岐命令で分岐をするか否かの判定が下る
までは、分岐命令の読出しが開始できなくなるためであ
る。
以下、第１図の動作を説明する。いま、ブロック２００
の命令バッファから命令がアライン回路２０３を介して
、命令レジスタ２０４に切り出されて処理されているも
のとする。こ＼で、分岐命令が命令レジスタ２０４にセ
ットされると、デコート回路２１０の制御の下で汎用レ
ジスタ２０７、アドレス加算器２０８により分岐先アド
レスが計算され、アドレスレジスタ２０９に分岐先アド
レスがセットされる。このアドレスレジスタ２０９の分
岐先アドレスの下位３ビツトが制御回路２１２、逆シフ
１〜回路２０５及びアライン制御回路２０６に転送され
る。制御回路２１２では、デコード回路２１０の制御の
もとで、分岐命令の分岐先命令読出しである場合、記憶
制御装置１へ命令読出しリクエストを送出すると同時に
、上記分岐先アドレスの下位３ピツ１〜を記憶制御装置
１のシフト制御回路］、 ０３ ；こ転送する。また、
逆シフト制御回路２０５は１．制御回路２０２の制御の
下で、逆シフト回路２０１のシフト数として分岐先命令
読出しアドレスの下位３ビツトをセットする。アライン
制御回路２０６においても同じく制御回路２１２の制御
の下で、命令バッファ２０２に対応−７＝ したアライン制御のポインタを初期設定する。
の命令バッファから命令がアライン回路２０３を介して
、命令レジスタ２０４に切り出されて処理されているも
のとする。こ＼で、分岐命令が命令レジスタ２０４にセ
ットされると、デコート回路２１０の制御の下で汎用レ
ジスタ２０７、アドレス加算器２０８により分岐先アド
レスが計算され、アドレスレジスタ２０９に分岐先アド
レスがセットされる。このアドレスレジスタ２０９の分
岐先アドレスの下位３ビツトが制御回路２１２、逆シフ
１〜回路２０５及びアライン制御回路２０６に転送され
る。制御回路２１２では、デコード回路２１０の制御の
もとで、分岐命令の分岐先命令読出しである場合、記憶
制御装置１へ命令読出しリクエストを送出すると同時に
、上記分岐先アドレスの下位３ピツ１〜を記憶制御装置
１のシフト制御回路］、 ０３ ；こ転送する。また、
逆シフト制御回路２０５は１．制御回路２０２の制御の
下で、逆シフト回路２０１のシフト数として分岐先命令
読出しアドレスの下位３ビツトをセットする。アライン
制御回路２０６においても同じく制御回路２１２の制御
の下で、命令バッファ２０２に対応−７＝ したアライン制御のポインタを初期設定する。
すなわち、分岐命令がデコードされ、分岐先命令データ
の読出し要求が記憶制御装置ｌに送出された時点で、シ
フ１ル制御回路１０３には該分岐命令データの先頭命令
を左づめにするシフト数が、逆シフト制御回路２０５に
は該分岐先命令データの先頭命令が左づめになって記憶
制御装置ｌから□゛転送れて来た場合、これを右シフト
して、８バ：′イ１へ境界で読み出した状態に戻すシフ
ト数が初期設定されることになる。また、アライン制御
回路２０６には、命令バッファ２０２に８バイト境゛界
から読み出した命令データをセラ１−シた場合のアライ
ン数の初期値がセットされることになる。
の読出し要求が記憶制御装置ｌに送出された時点で、シ
フ１ル制御回路１０３には該分岐命令データの先頭命令
を左づめにするシフト数が、逆シフト制御回路２０５に
は該分岐先命令データの先頭命令が左づめになって記憶
制御装置ｌから□゛転送れて来た場合、これを右シフト
して、８バ：′イ１へ境界で読み出した状態に戻すシフ
ト数が初期設定されることになる。また、アライン制御
回路２０６には、命令バッファ２０２に８バイト境゛界
から読み出した命令データをセラ１−シた場合のアライ
ン数の初期値がセットされることになる。
命令レジスタ人力制御回路２１ ’１は、分岐命令をデ
コードし、該分岐命令が分岐成功の場合（分岐先命令を
゛実行する場合）で分岐命令の分岐先命令データ′の記
憶装置３からの読み出しが完了していないことを検出し
て、選択回路２１３を記憶制御袋Ｗ１からのパスを選択
するように動作する。
コードし、該分岐命令が分岐成功の場合（分岐先命令を
゛実行する場合）で分岐命令の分岐先命令データ′の記
憶装置３からの読み出しが完了していないことを検出し
て、選択回路２１３を記憶制御袋Ｗ１からのパスを選択
するように動作する。
この場合、分岐先命令データが記憶制御装置１か一８＝
ら転送されてくると、命令レジスタ２０４には、分岐先
命令データの最初にデコードすべき命令が左づめでセラ
１へされ、命令バッファ２０２には、逆シフト回路２０
１で該命令データを８バイト境界に再度位置合わせして
セットされる。この後は、アライン制御回路２０６の制
御のもとで、命令バッファ２０２からアライン回路２０
３を介して命令が切り出され、命令レジスタ２０４にセ
ラ１〜される。この場合、アライン回路２０３の中のポ
インタは、命令を一つバイパスしたことにより、分岐先
命令データの次の命令をさすように、あらかじめ更新さ
れる。
命令データの最初にデコードすべき命令が左づめでセラ
１へされ、命令バッファ２０２には、逆シフト回路２０
１で該命令データを８バイト境界に再度位置合わせして
セットされる。この後は、アライン制御回路２０６の制
御のもとで、命令バッファ２０２からアライン回路２０
３を介して命令が切り出され、命令レジスタ２０４にセ
ラ１〜される。この場合、アライン回路２０３の中のポ
インタは、命令を一つバイパスしたことにより、分岐先
命令データの次の命令をさすように、あらかじめ更新さ
れる。
本発明によれば、命令の先行読出し機能を有する情報処
理装置において、分岐成功時、分岐先命令のうち最初に
デコードすべき命令を命令レジスタにバイパスしてセッ
トすると同時に、命令バッファには８バイト境界に逆シ
フトした命令′データをセットするようにしたので、分
岐成功時の分岐先命令のテコード開始を早くすることが
できると共に、命令バッファからの命令の切出しを何ら
矛盾なく制御することができる。
理装置において、分岐成功時、分岐先命令のうち最初に
デコードすべき命令を命令レジスタにバイパスしてセッ
トすると同時に、命令バッファには８バイト境界に逆シ
フトした命令′データをセットするようにしたので、分
岐成功時の分岐先命令のテコード開始を早くすることが
できると共に、命令バッファからの命令の切出しを何ら
矛盾なく制御することができる。
第１図は本発明の情報処理装置の一実施例のブロック図
である。 １・・記憶制御装置、 ２・・命令処理装置、３・・
記憶装置、 １０２・シフト回路、２０１・・・逆シ
フ１〜回路、 ２０２・・命令バッファ、 ２０３
・・アライン回路、 ２０４・・・命令レジスタ。
である。 １・・記憶制御装置、 ２・・命令処理装置、３・・
記憶装置、 １０２・シフト回路、２０１・・・逆シ
フ１〜回路、 ２０２・・命令バッファ、 ２０３
・・アライン回路、 ２０４・・・命令レジスタ。
Claims (1)
- （１）命令を記憶装置より先行して読み出して命令バッ
ファに一時貯蔵すると共に、該命令バッファから次に実
行すべき命令を順次左づめして命令レジスタにセットす
る機能を有する情報処理装置において、分岐命令の分岐
先命令データの読出し時、該分岐先命令データのうちの
最初の命令を左づめにシフトする手段と、該左づめにシ
フトされた命令を前記命令バッファをバイパスして命令
レジスタにセットする手段と、前記左づめにシフトされ
た命令を該シフト分だけ右シフトして前記命令バッファ
に貯蔵する手段とを設けたことを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371185A JPS61262849A (ja) | 1985-05-17 | 1985-05-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371185A JPS61262849A (ja) | 1985-05-17 | 1985-05-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61262849A true JPS61262849A (ja) | 1986-11-20 |
Family
ID=14361308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10371185A Pending JPS61262849A (ja) | 1985-05-17 | 1985-05-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61262849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0471888A2 (en) * | 1989-08-28 | 1992-02-26 | Nec Corporation | Microprocessor for enhancing initiation of data processing after execution of conditional branch instruction |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137446A (en) * | 1980-03-27 | 1981-10-27 | Nec Corp | Information processor |
| JPS59158442A (ja) * | 1983-03-01 | 1984-09-07 | Hitachi Ltd | 命令読出し制御方法 |
-
1985
- 1985-05-17 JP JP10371185A patent/JPS61262849A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137446A (en) * | 1980-03-27 | 1981-10-27 | Nec Corp | Information processor |
| JPS59158442A (ja) * | 1983-03-01 | 1984-09-07 | Hitachi Ltd | 命令読出し制御方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0471888A2 (en) * | 1989-08-28 | 1992-02-26 | Nec Corporation | Microprocessor for enhancing initiation of data processing after execution of conditional branch instruction |
| US5381532A (en) * | 1989-08-28 | 1995-01-10 | Nec Corporation | Microprocessor having branch aligner between branch buffer and instruction decoder unit for enhancing initiation of data processing after execution of conditional branch instruction |
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