JPH0472253B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は命令読出し制御方法に係り、特に命令
処理と独立に、連続した命令の先取りを行うデー
タ処理装置に好適な分岐先の命令読出し方法に関
する。

〔従来技術〕

分岐命令のデコード後、１回目の分岐先命令読
出しで読出す有効な命令データ長は、分岐先アド
レスにより異なるが、１命令分に満たない場合も
ある。この様な場合、２回目の分岐先の命令読出
しをできるだけ早く行なう必要がある。例えば、
バツフア記憶方式のデータ処理装置の場合、１回
の命令読出しでは、バツフア記憶装置のブロツク
（64バイト）の境界をまたがつて読出すことはで
きない。このため分岐先アドレスがブロツク境界
に近いと、分岐命令のデコード後に行う１回目の
分岐先命令読出しで持つて来る有効な命令数がな
くなり、その結果、分岐後、命令が読出されない
ためにデコードが遅れるケースが生じる。このよ
うな性能低下を救うため、２回目の命令読出しは
急いで行う必要がある。

しかし、従来、命令処理と命令読出し処理を並
列に行うデータ処理装置では、命令読出し処理で
必要な記憶装置参照より命令処理で必要な記憶装
置参照を優先して行つていた。このため、分岐命
令の後続命令の記憶装置参照と分岐先の２回目の
命令読出しとのぶつかりが生じると、命令読出し
が待たされ、分岐後、命令がそろつていないた
め、デコードが遅れてしまうという欠点があつ
た。

〔発明の目的〕

本発明の目的は、命令処理と命令読出し処理を
並列に行うデータ処理装置において、分岐命令に
よる分岐後、命令読出し待ちでデコードが遅れる
効率を小さくすることにある。

〔発明の概要〕

本発明は、命令処理に付随してオペランドアド
レスあるいは分岐先アドレスを求め、オペランド
あるいは分岐先の命令読出しを行う命令処理手段
と、該命令処理手段とは独立に、順次命令読出し
アドレスを求め、連続した命令の先取りを行う命
令読出し手段とを具備してなるデータ処理装置に
おいて、前記命令処理手段は、分岐命令の命令処
理に付随する処理として、求まつた分岐先アドレ
スの先頭命令を含む１回目の分岐先命令読出し処
理に引き続いて、該アドレスにもとづいて２回目
の分岐先命令読出しアドレスを求め、前記１回目
の分岐先命令読出し領域に続く領域から２回目の
分岐先命令読出し処理を行い、前記命令読出し手
段は、前記命令処理手段で求まつた１回目の分岐
先命令読出しアドレスを入力として、３回目以降
の分岐先命令読出しアドレスを求め、命令の先取
りを行うことを特徴とする。

〔発明の実施例〕

第１図は本発明の一実施例のブロツク図であ
る。以下、１つの命令８バイトからなるとして説
明する。第１図において、記憶装置１には命令と
オペランドが記憶されており、アドレス線１４又
はアドレス線１５で指定する８バイトのデータを
データ線２０へ読出すことができる。命令バツフ
ア２は、記憶装置１より読出した命令データを一
時貯えておくためのレジスタであり、８バイトの
レジスタが２個で構成される。シフタ３は次にデ
コードを開始すべき命令を左ヅメにして、命令レ
ジスタ（IR）４へ転送する。命令レジスタ４は、
命令バツフア２より１命令ずつ取り込み、命令デ
コード及びオペランド計算中、その命令を保持す
る。

命令レジスタ４の命令のオペレーシヨンフイー
ルドは、データ線２１を介してデコーダ１０へ入
力される。デコーダ１０は命令のオペレーシヨン
フイールドを解読し、分岐命令ならば信号線３３
に“１”を出力する。信号線３３が“１”になる
と、フリツプフロツプ１１，１２，１３は半サイ
クルずつオーバラツプしながら１サイクルピツチ
で次々に“１”となる。

命令レジスタ４のレジスタ・アドレス・フイー
ルドはデータ線２２を介し汎用レジスタ（GR）
２５へ伝えられ、命令で指定した汎用レジスタの
内容がデータ線２３へ読出される。又、命令レジ
スタ４の変位フイールドはデータ線２４へ読出さ
れる。セレクタ１６は、フリツプフロツプ１２が
“０”の場合は汎用レジスタ２５の出力データ線
２３を、“１”の場合は演算結果データ線３４を
選択して、加算器（AA）５の一方の入力とする
ものである。同様にセレクタ１７は、フリツプフ
ロツプ１２が“０”の場合はデータ線２４の変位
フイールドを、“１”の場合は固定値“８”を選
択して、加算器５の他方の入力とするものであ
る。

加算器５は命令処理に付随するアドレス計算、
すなわち、命令のオペランドアドレス又は分岐命
令による分岐先アドレスを求めるための加算器で
ある。命令のオペランド計算又は分岐先の１回目
のアドレス計算時には、フリツプフロツプ１２は
“０”となつており、セレクタ１６は汎用レジス
タ側を、又、セレクタ１７は命令レジスタ４から
の変位フイールド側を選び、加算器５により、命
令で指定するアドレスが計算される。一方、フリ
ツプフロツプ１２が“１”の場合には、セレクタ
１６及び１７はアドレス計算結果を保持するレジ
スタ（AAL）６と固定値“８”を選択し、加算
器５において前サイクルで得たアドレス計算結果
に“８”が加算される。

レジスタ６の内容は、記憶装置の読出しアドレ
スとしてアドレス線１４を介し記憶装置１へ伝え
られる。フリツプフロツプ１２が“１”の時、こ
のレジスタ６の内容はセレクタ１８を介してレジ
スタ（IFR）７に転送されるようになつている。

加算器（AI）８は、命令処理とは独立に連続
した命令の先取りを行うため、順次、命令読出し
アドレスを求めていく加算器である。セレクタ１
９は、フリツプフロツプ１３が“０”のとき固定
値“８”を、“１”のとき固定値“16”を選択し
て、加算器８に入力する。通常、加算器８はレジ
スタ７の内容にセレクタ１９で選択された命令読
出し幅“８”を加算して次の命令読出しアドレス
を求め、中間レジスタ（IFL）９を経て、レジス
タ７へ再び入力する。一方、フリツプフロツプ１
３が“１”の場合のみ、加算器８はレジスタ７の
内容に固定値“16”を加算して次の次の命令読出
しアドレスを求める。レジスタ７は命令を連続的
に読出す場合のアドレスレジスタであり、その内
容はアドレス線１５を介して記憶装置１へ伝えら
れる。

デコード制御回路２８は命令のデコード及びア
ドレス計算の開始を指示するコマンドを発生し、
信号線２７、ゲート２９を経て、信号線２６へ出
力する。このデコード開始コマンドは、命令レジ
スタ４の更新などに使用する。又、デコード制御
回路２８は、命令のデコード及びアドレス計算の
終了を指示するコマンドを発生し、信号線３１へ
出力する。ゲート３０は分岐命令のデコード終了
を検出し、このゲート３０の出力信号は分岐命令
のデコード終了時に、デコード開始コマンドをゲ
ート２９で抑止する。

次に、本発明の特徴である分岐命令の命令読出
し動作について、第２図のタイムチヤートに従つ
て説明する。

分岐命令がサイクル１の先頭で命令レジスタ４
に入力されると、デコーダ１０のデコーダ出力線
３３が“１”となり、その結果、フリツプフロツ
プ１１，１２，１３は第２図に示すタイミングで
順次“１”となる。サイクル１では、フリツプフ
ロツプ１２は“０”であるため、セレクタ１６は
命令レジスタ４のレジスタ・アドレス・フイール
ドで示される汎用レジスタ（GR）の内容が乗る
データ線２３を、又、セレクタ１７は命令レジス
タ４の変位フイールドが乗るデータ線２４をそれ
ぞれ選択し、加算器５により分岐先アドレスが計
算され、結果がレジスタ６に保持される。このレ
ジスタ６に保持された分岐アドレスは、サイクル
２の先頭で、アドレス線１４により命令読出しア
ドレスとして記憶装置１へ伝えられ、分岐先の先
頭命令を含む１回目の命令読出し（）が行われ
る。

フリツプフロツプ１２はサイクル２の間“１”
になる。このため、サイクル２では、セレクタ１
６はレジスタ６の出力線３４を、又、セレクタ１
７は固定値“８”をそれぞれ選択し、加算器５に
より分岐先アドレスに８加算され、結果がレジス
タ６に保持される。このレジスタ６の内容が、次
のサイクル３の先頭でアドレス線１４により記憶
装置１へ伝えられ、分岐先の２回目の命令読出し
（）が行われる。

一方、分岐命令のデコードが終了する時点で
は、フリツプフロツプ１１の出力は“１”になる
ため、ゲート３０のアンド条件が成立し、信号線
３２は“０”となる。これにより、後続命令のデ
コード開始コマンドはゲート２９で抑止される。
すなわち、分岐先の２回目の命令読出し処理中、
次のデコード開始を抑止する。

前記フリツプフロツプ１２の出力はセレクタ１
８にも与えられる。これにより、サイクル２の先
頭で、レジスタ６の分岐先アドレスがセレクタ１
８を通してレジスタ７に入力される。その後、フ
リツプフロツプ１３が“１”になると、セレクタ
１９は固定値“16”を選択し、加算器８は、レジ
スタ７に保持されている分岐先アドレスと“16”
の加算を行う。その結果は中間レジスタ９、セレ
クタ１８を経て再びレジスタ７に入力される。こ
のレジスタ７の内容が、サイクル４の先頭でアド
レス線１５により記憶装置１へ伝えられ、分岐先
の３回目の命令読出し（）が行われる。以後
は、加算器８によりレジスタ７の内容と“８”の
加算が行われ、次命令アドレスが生成される。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれ
ば、分岐命令で指定された分岐先の先頭命令を含
む１回目の命令読出しに引き続いて、該１回目の
命令読出し領域に続く領域からの２回目の命令読
出しを、他のメモリ要求処理に優先させて行うの
で、分岐先の数命令をすばやく揃えることがで
き、分岐後、命令読出しデータが到着していない
ためにデコードが遅れる確率が減少し、性能が向
上する。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図は第１図の動作を説明するためのタイミング図
である。 １……記憶装置、２……命令バツフア、３……
シフタ、４……命令レジスタ、５，８……加算
器、６，７，９……レジスタ、１０……デコー
ダ、１１，１２，１３……フリツプフロツプ、２
８……デコード制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 命令処理に付随してオペランドアドレスある
   いは分岐先アドレスを求め、オペランドあるいは
   分岐先の命令読出しを行う命令処理手段と、該命
   令処理手段とは独立に、順次命令読出しアドレス
   を求め、連続した命令の先取りを行う命令読出し
   手段とを具備してなるデータ処理装置において、 前記命令処理手段は、分岐命令の命令処理に付
   随する処理として、求まつた分岐先アドレスの先
   頭命令を含む１回目の分岐先命令読出し処理に引
   き続いて、該アドレスにもとづいて２回目の分岐
   先命令読出しアドレスを求め、前記１回目の分岐
   先命令読出し領域に続く領域から２回目の分岐先
   命令読出し処理を行い、 前記命令読出し手段は、前記命令処理手段で求
   まつた１回目の分岐先命令読出しアドレスを入力
   として、３回目以降の分岐先命令読出しアドレス
   を求め、命令の先取りを行うことを特徴とする命
   令読出し制御方法。