JPS59158442A - 命令読出し制御方法 - Google Patents
命令読出し制御方法Info
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- JPS59158442A JPS59158442A JP3327883A JP3327883A JPS59158442A JP S59158442 A JPS59158442 A JP S59158442A JP 3327883 A JP3327883 A JP 3327883A JP 3327883 A JP3327883 A JP 3327883A JP S59158442 A JPS59158442 A JP S59158442A
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- JP
- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は命令読出し制御方式に係り、特に命令処理と独
立に、連続した命令の先取りを行うデータ処理装置に好
適な分岐先の命令読出し方式に関する。
立に、連続した命令の先取りを行うデータ処理装置に好
適な分岐先の命令読出し方式に関する。
分岐命令のデコード後、１回目の分岐先命令読出しで読
出す有効な命令データ長は、分岐先アドレスにより異な
るが、１命令分に満たない場合もある。この様な場合、
２回目の分岐先の命令読出しをできるだけ早く行なう必
要がある。例えば、バッファ記憶方式のデータ処理装置
の場合、１回の命令読出しでは、バッファ記憶装置のブ
ロック（６４バイト）の境界をまたがって読出すことは
できない。このため分岐先アドレスがブロック境界に近
いと、分岐命令のデコード後に行う１回目の分岐先命令
読出しで持って来る有効な命令数がなくなり、その結果
、分岐後、命令が読出されないためにデコードが遅れる
ケースが生じる。このような性能低下を救うため、２回
目の命令読出しは急いで行う必要がある。
出す有効な命令データ長は、分岐先アドレスにより異な
るが、１命令分に満たない場合もある。この様な場合、
２回目の分岐先の命令読出しをできるだけ早く行なう必
要がある。例えば、バッファ記憶方式のデータ処理装置
の場合、１回の命令読出しでは、バッファ記憶装置のブ
ロック（６４バイト）の境界をまたがって読出すことは
できない。このため分岐先アドレスがブロック境界に近
いと、分岐命令のデコード後に行う１回目の分岐先命令
読出しで持って来る有効な命令数がなくなり、その結果
、分岐後、命令が読出されないためにデコードが遅れる
ケースが生じる。このような性能低下を救うため、２回
目の命令読出しは急いで行う必要がある。
しかし、従来、命令処理と命令読出し処理を並列に行う
データ処理装置では、命令読出し処理で必要な記憶装置
参照より命令処理で必要な記憶装置参照を優先して行っ
ていた。このため、分岐命令の後続命令の記憶装置参照
と分岐先の２回目の命令読出しとのぶつかりが生じると
、命令読出しが待たされ、分岐後、命令が′モろってい
ないため、デコードが遅れてしまうという欠点があった
。
データ処理装置では、命令読出し処理で必要な記憶装置
参照より命令処理で必要な記憶装置参照を優先して行っ
ていた。このため、分岐命令の後続命令の記憶装置参照
と分岐先の２回目の命令読出しとのぶつかりが生じると
、命令読出しが待たされ、分岐後、命令が′モろってい
ないため、デコードが遅れてしまうという欠点があった
。
本発明の目的は、命令処理と命令続出し処理を並列に行
うデータ処理装置において、分岐命令による分岐後、命
令読出し待ちでデコードが遅れる確率を小さくすること
にある。
うデータ処理装置において、分岐命令による分岐後、命
令読出し待ちでデコードが遅れる確率を小さくすること
にある。
本発明の要点は、分岐命令の分岐先の先頭命令を含む１
回目の命令読出しと、それに続く２回目の命令読出しの
処理を、他の処理より優先して行うものである。具体的
な方法としては、分岐命令の１回目の命令続出し後、後
続命令の命令処理を抑止して、２回目の分岐先命令読出
しを優先的に処理するか、あるいは、メモリ要求の受付
は処理において、２回目の分岐先命令読出しを優先的に
処理するか、あるいは、命令読出しとぶつかる可能性の
ある後続処理のみを検出して、停止する必要のある処理
だけを遅らせ、２回目の分岐先命令読出しを優先的に処
理する等の方法が考えられる。
回目の命令読出しと、それに続く２回目の命令読出しの
処理を、他の処理より優先して行うものである。具体的
な方法としては、分岐命令の１回目の命令続出し後、後
続命令の命令処理を抑止して、２回目の分岐先命令読出
しを優先的に処理するか、あるいは、メモリ要求の受付
は処理において、２回目の分岐先命令読出しを優先的に
処理するか、あるいは、命令読出しとぶつかる可能性の
ある後続処理のみを検出して、停止する必要のある処理
だけを遅らせ、２回目の分岐先命令読出しを優先的に処
理する等の方法が考えられる。
第１図は本発明の一実施例のブロック図である。
以下、１つの命令は８バイトからなるとして説明する。
第１図において、記憶装置１には命令とオペランドが記
憶されており、アドレス線１４又はアドレス線１５で指
定する８バイトのデータをデータ線ｚＯへ読出すことが
できる。命令バッファ２は、記憶装置１より読出した命
令データを一時貯えておくだめのレジスタであり、８バ
イトのレジスタが２個で構成される。シフタ８は次にデ
コードを開始すべき命令を左ヅメにして、命令レジスタ
（ＩＲ，）４へ転送する。命令レジスタ４は、命令バッ
ファ２より１命令ずつ取り込み、命令デコード及びオペ
ランド計算中、その命令を保持する。
憶されており、アドレス線１４又はアドレス線１５で指
定する８バイトのデータをデータ線ｚＯへ読出すことが
できる。命令バッファ２は、記憶装置１より読出した命
令データを一時貯えておくだめのレジスタであり、８バ
イトのレジスタが２個で構成される。シフタ８は次にデ
コードを開始すべき命令を左ヅメにして、命令レジスタ
（ＩＲ，）４へ転送する。命令レジスタ４は、命令バッ
ファ２より１命令ずつ取り込み、命令デコード及びオペ
ランド計算中、その命令を保持する。
命令レジスタ４の命令のオペレーションフィールドは、
データ線２１を介してデコーダＩＯへ入力される。デコ
ーダ１０は命令のオペレーションフィールドを解読し、
分岐命令ならば信号線８８に“１′″を出力する。信号
線８８が１″になると、フリップ７０ツブ１１．１２．
１８は半サイクルずつオーバラップしなから１サイクル
ピツチで次々に”］″となる。
データ線２１を介してデコーダＩＯへ入力される。デコ
ーダ１０は命令のオペレーションフィールドを解読し、
分岐命令ならば信号線８８に“１′″を出力する。信号
線８８が１″になると、フリップ７０ツブ１１．１２．
１８は半サイクルずつオーバラップしなから１サイクル
ピツチで次々に”］″となる。
命令レジスタ４のレジスタ・アドレス・フィールドはデ
ータ（６２２を介し汎用レジスタ（Ｇｌ’ｔ）２５へ伝
えられ、命令で指定した汎用レジスタの内容がデータ線
２８へ読出される。又、命令レジスタ４の変位フィール
ドはデータ線２４へ読出される。セレクタ１６は、フリ
ップフロップ１２が０″の場合は汎用レジスタ２５の出
力データ線２８を、”１″の場合は演算結果データ線８
４を選択して、加算器（ＡＡ）５の一方の入力とするも
のである。同様にセレクタ１７は、フリップフロップ１
２が０”の場合はデータ線２４の変位フィールドを、１
″の場合は固定値゛８′″を選択して、加算器５の他方
の入力とするものである。
ータ（６２２を介し汎用レジスタ（Ｇｌ’ｔ）２５へ伝
えられ、命令で指定した汎用レジスタの内容がデータ線
２８へ読出される。又、命令レジスタ４の変位フィール
ドはデータ線２４へ読出される。セレクタ１６は、フリ
ップフロップ１２が０″の場合は汎用レジスタ２５の出
力データ線２８を、”１″の場合は演算結果データ線８
４を選択して、加算器（ＡＡ）５の一方の入力とするも
のである。同様にセレクタ１７は、フリップフロップ１
２が０”の場合はデータ線２４の変位フィールドを、１
″の場合は固定値゛８′″を選択して、加算器５の他方
の入力とするものである。
加算器５は命令処理に付随するアドレス計算、すなわち
、命令のオペランドアドレス又は分岐命令による分岐先
アドレスを求めるための加算器である。命令のオペラン
ド計算又は分岐先の１回目のアドレス計算時には、フリ
ップフロップ１２は１０′となっており、セレクタ１６
は汎用レジスタ側な、又、セレクタ】７は劇令レジスタ
４かラノ変位フィールド側を選び、加算器５により、命
令で指定するアドレスが計擁される。一方、フリップ７
ｏツブ１２が“１″の場合には、セレクタ１６及び１７
はアドレス計算結果を保持するレジスタ（ＡＡＬ）ｆｌ
と固定値”８″を選択し、加算器５において前サイクル
で得たアドレス計算結果に”８”が加算される。
、命令のオペランドアドレス又は分岐命令による分岐先
アドレスを求めるための加算器である。命令のオペラン
ド計算又は分岐先の１回目のアドレス計算時には、フリ
ップフロップ１２は１０′となっており、セレクタ１６
は汎用レジスタ側な、又、セレクタ】７は劇令レジスタ
４かラノ変位フィールド側を選び、加算器５により、命
令で指定するアドレスが計擁される。一方、フリップ７
ｏツブ１２が“１″の場合には、セレクタ１６及び１７
はアドレス計算結果を保持するレジスタ（ＡＡＬ）ｆｌ
と固定値”８″を選択し、加算器５において前サイクル
で得たアドレス計算結果に”８”が加算される。
レジスタ６の内容は、記憶装置の続出しアドレスとして
アドレス線１４を介し記憶装ｆ１へ伝えられる。フリッ
プフロップ１２がＩｎの時、このＶ）スタ６の内容はセ
レクタ１８’ｒ［してレジスタ（ＩＦ”几）７に転送さ
れるようになっている。
アドレス線１４を介し記憶装ｆ１へ伝えられる。フリッ
プフロップ１２がＩｎの時、このＶ）スタ６の内容はセ
レクタ１８’ｒ［してレジスタ（ＩＦ”几）７に転送さ
れるようになっている。
加算器（ＡＩ）８は、命令処理とは独立に連続した命令
の先取りを行うため、順次、命令続出しアドレスを歌め
ていく加算器である。セレクタ１９は、フリップフロッ
プ１８が“０”のとき固定値″８“を、”１″のとき固
定値”１６″を選択して、加算器８に人力する。通常、
加算器８はレジスタ７の内容にセレクタ１９で選択され
た命令読出し幅”８”を加重して次の命令読出しアドレ
スを求め、中間レジスタ（ＩＦ’Ｌ）９を経て、レジス
タ７へ再び入力する。一方、フリップフロップ１Ｂが”
１″の場合のみ、加算５８はレジスタ７の内容に固定値
”１６”を加算して次の次の命令読出しアドレスを求め
る。レジスタ７は命令を連続的に読出す場合のアドレス
レジスタであり、その内容はアドレス線１５を介して記
憶装置１へ伝えられる。
の先取りを行うため、順次、命令続出しアドレスを歌め
ていく加算器である。セレクタ１９は、フリップフロッ
プ１８が“０”のとき固定値″８“を、”１″のとき固
定値”１６″を選択して、加算器８に人力する。通常、
加算器８はレジスタ７の内容にセレクタ１９で選択され
た命令読出し幅”８”を加重して次の命令読出しアドレ
スを求め、中間レジスタ（ＩＦ’Ｌ）９を経て、レジス
タ７へ再び入力する。一方、フリップフロップ１Ｂが”
１″の場合のみ、加算５８はレジスタ７の内容に固定値
”１６”を加算して次の次の命令読出しアドレスを求め
る。レジスタ７は命令を連続的に読出す場合のアドレス
レジスタであり、その内容はアドレス線１５を介して記
憶装置１へ伝えられる。
デコード制ｐ＋回路２８は命令のデコード及びアドレス
計疼の開始を指示するコマンドを発生し、信−呼線２７
、ゲート２９を経て、信号線２６へ出力する。このデコ
ード開始コマンドは、命令レジスタ４の更何すどに使用
する。父、デコード制御回路２８は、命令のデコード及
びアドレス計算の終Ｔを指示するコマンドを発生し、信
号線Ｂ１へ出力する。ゲート８０は分岐命令のデコード
終了を検出し、このゲート８０の出力信号は分岐命令の
デコード終了時に、デコード開始コマンドをゲートｚ９
で抑止する。
計疼の開始を指示するコマンドを発生し、信−呼線２７
、ゲート２９を経て、信号線２６へ出力する。このデコ
ード開始コマンドは、命令レジスタ４の更何すどに使用
する。父、デコード制御回路２８は、命令のデコード及
びアドレス計算の終Ｔを指示するコマンドを発生し、信
号線Ｂ１へ出力する。ゲート８０は分岐命令のデコード
終了を検出し、このゲート８０の出力信号は分岐命令の
デコード終了時に、デコード開始コマンドをゲートｚ９
で抑止する。
次に、本発明の特徴である分岐命令の命令読出し動作に
ついて、第２図のタイムチャートに従って説明する。
ついて、第２図のタイムチャートに従って説明する。
分岐命令がサイクルｌの先頭で命令レジスタ４に入力さ
れると、デコーダ１０のデコード出力線３８が“１２と
なり、その結果、フリップフロップ１１．１２．１８は
第２図に示すタイミングで順次１ｎとなる。サイクル１
では、フリップ７０ツブ１２は０″であるため、セレク
タ１６は命令レジスタ壱のレジスタ・アドレス・フィー
ルドで示される汎用レジスタ（ＧＲ）の内容が乗るデー
タ線２８を、又、セレクタ１７は命令レジスタ４の変位
フィールドが乗るデータｓ２４をそれぞれ選択し、加算
器５により分岐先アドレスが計算され、結果がレジスタ
６に保持される。このレジスタ６に保持された分岐アド
レスは、サイクル２の先頭で、アドレス線１４により命
令続出しアドレスとして記憶装置１へ伝えられ、分岐先
の先頭命令を含む１回目の命令読出しく■）が行われる
。
れると、デコーダ１０のデコード出力線３８が“１２と
なり、その結果、フリップフロップ１１．１２．１８は
第２図に示すタイミングで順次１ｎとなる。サイクル１
では、フリップ７０ツブ１２は０″であるため、セレク
タ１６は命令レジスタ壱のレジスタ・アドレス・フィー
ルドで示される汎用レジスタ（ＧＲ）の内容が乗るデー
タ線２８を、又、セレクタ１７は命令レジスタ４の変位
フィールドが乗るデータｓ２４をそれぞれ選択し、加算
器５により分岐先アドレスが計算され、結果がレジスタ
６に保持される。このレジスタ６に保持された分岐アド
レスは、サイクル２の先頭で、アドレス線１４により命
令続出しアドレスとして記憶装置１へ伝えられ、分岐先
の先頭命令を含む１回目の命令読出しく■）が行われる
。
フリップフロップ１２はサイクル２の間”１″になる。
このため、サイクル２では、セレクタ１６はレジスタ６
の出力線８４を、又、セレクタ１７は固定値“８″をそ
れぞれ選択し、加算器５により分岐先アドレスに８加算
され、結果がレジスタ６に保持される。このレジスタ６
の内容が、次のサイクル８の先頭でアドレス線１４によ
り記憶装置１へ伝えられ、分岐先の２回目の命令読出し
く■）が行われる。
の出力線８４を、又、セレクタ１７は固定値“８″をそ
れぞれ選択し、加算器５により分岐先アドレスに８加算
され、結果がレジスタ６に保持される。このレジスタ６
の内容が、次のサイクル８の先頭でアドレス線１４によ
り記憶装置１へ伝えられ、分岐先の２回目の命令読出し
く■）が行われる。
一方、分岐命令のデコードが終了する時点では、フリッ
プフロップ１１の出力は′１″になるため、ゲート８０
のアンド条件が成立し、信号線８２は′０″となる。こ
れにより、後続命令のデコード開始コマンドはゲート２
９で抑止される。すなわち、分岐先の２回目の命令続出
し処理中、次のデコード開始を抑止する。
プフロップ１１の出力は′１″になるため、ゲート８０
のアンド条件が成立し、信号線８２は′０″となる。こ
れにより、後続命令のデコード開始コマンドはゲート２
９で抑止される。すなわち、分岐先の２回目の命令続出
し処理中、次のデコード開始を抑止する。
前記フリップ７０ツブ１２の出力はセレクタ１８にも与
えられる。これにより、サイクル２の先頭で、レジスタ
６の分岐先アドレスがセレクタ１８を通してレジスタ７
に入力される。その後、フリップフロップ１８が”１”
になると、セレクタ１９は固定値゛１６″全選択し、加
算器８は、レジスタ７に保持されている分岐先アドレス
と“１６”の加算を行う。その結果は中間レジスタ９、
セレクタ１８を経て再びレジスタ７に人力される。この
レジスタ７の内容が、サイクル４の先頭でアドレス線１
５により記憶装置１へ伝えられ、分岐先の８回目の命令
読出しく■）が行われる。以後は、加算器８によりレジ
スタ７の内容と“８″の加算が行われ、次命令アドレス
が生成される。
えられる。これにより、サイクル２の先頭で、レジスタ
６の分岐先アドレスがセレクタ１８を通してレジスタ７
に入力される。その後、フリップフロップ１８が”１”
になると、セレクタ１９は固定値゛１６″全選択し、加
算器８は、レジスタ７に保持されている分岐先アドレス
と“１６”の加算を行う。その結果は中間レジスタ９、
セレクタ１８を経て再びレジスタ７に人力される。この
レジスタ７の内容が、サイクル４の先頭でアドレス線１
５により記憶装置１へ伝えられ、分岐先の８回目の命令
読出しく■）が行われる。以後は、加算器８によりレジ
スタ７の内容と“８″の加算が行われ、次命令アドレス
が生成される。
以上の説明から明らかな如く、本発明によれば、分岐命
令の分岐先命令読出しの２回分を他の処理に優先させて
行うので、分岐先の数畠令をすげやく揃えることができ
、分岐後、命令読出しデータが到着していないためにデ
コードが遅れる確率が減少し、性能が向上する。
令の分岐先命令読出しの２回分を他の処理に優先させて
行うので、分岐先の数畠令をすげやく揃えることができ
、分岐後、命令読出しデータが到着していないためにデ
コードが遅れる確率が減少し、性能が向上する。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するためのタイミング図である。 １・・・ｄピ重製鎖、２・・・命令バッファ、８・・・
シフタ４・・・命令レジスタ、５，８・・・加ＪＩＪ
６ 、７ 、９・・・レジスタ、１ｏ・・・デコーダ
、１．１，１２．１８・・・フリップフロップ、２８・
・・デコード制御回路。 代理人 弁理士 鈴 木 誠、 パ′−二 Ｒ４□ Ｂ１０ □
図の動作を説明するためのタイミング図である。 １・・・ｄピ重製鎖、２・・・命令バッファ、８・・・
シフタ４・・・命令レジスタ、５，８・・・加ＪＩＪ
６ 、７ 、９・・・レジスタ、１ｏ・・・デコーダ
、１．１，１２．１８・・・フリップフロップ、２８・
・・デコード制御回路。 代理人 弁理士 鈴 木 誠、 パ′−二 Ｒ４□ Ｂ１０ □
Claims (1)
- 【特許請求の範囲】 ＜１１分岐命令の命令処理に付随する処理として、分岐
先の命令読出しを１回行なう命令処理手段と、命令処理
とは独立に連続した命令の先取りを行なう命令読出し手
段とを具備して成るデータ処理装置において、前記命令
処理手段により、分岐命令の分岐先の先頭命令を含む１
回目の命令読出しとそれに続く２回目の命令読出しの処
理を他の処理より優先して行うことを特徴とする命令読
出し制御方式。 （２）分岐命令の１回目の命令読出しの後、後続命令の
命令処理を抑止し、分岐命令で指定する分岐先アドレス
を求めるだめの加算器を用いて２回目の分岐先命令読出
しアドレスも求め、分岐命令の命令処理として２回目の
分岐先命令読出し処理を行い、８回目以降の分岐先命令
読出し処理は、連続した命令読出しで使用する加算器を
用いて命令処理とは独立して行うことを特徴とする特許
請求の範囲第１項記載の命令読出し制御方式。 （３）他のメモリ要求より優先して分岐先２回分の命令
読出しを行うことを特徴とする特許請求の範囲第１項記
載の命令読出し制御方式。 （４）分岐命令の後続命令でメモリ要求を行うか否かを
検出する手段を設け、もしメモリ要求を行う場合に後続
命令の命令処理を中断し、２回目の分岐先命令読出し処
理を優先して行うことを特徴とする特許請求の範囲第２
項記載の命令読出し制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327883A JPS59158442A (ja) | 1983-03-01 | 1983-03-01 | 命令読出し制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327883A JPS59158442A (ja) | 1983-03-01 | 1983-03-01 | 命令読出し制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158442A true JPS59158442A (ja) | 1984-09-07 |
| JPH0472253B2 JPH0472253B2 (ja) | 1992-11-17 |
Family
ID=12382058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3327883A Granted JPS59158442A (ja) | 1983-03-01 | 1983-03-01 | 命令読出し制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158442A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147341A (ja) * | 1984-12-20 | 1986-07-05 | Fujitsu Ltd | 分岐制御方式 |
| JPS61262849A (ja) * | 1985-05-17 | 1986-11-20 | Hitachi Ltd | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121449A (ja) * | 1973-03-19 | 1974-11-20 | ||
| JPS57187748A (en) * | 1981-05-14 | 1982-11-18 | Nec Corp | Branch instruction execution system |
-
1983
- 1983-03-01 JP JP3327883A patent/JPS59158442A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121449A (ja) * | 1973-03-19 | 1974-11-20 | ||
| JPS57187748A (en) * | 1981-05-14 | 1982-11-18 | Nec Corp | Branch instruction execution system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147341A (ja) * | 1984-12-20 | 1986-07-05 | Fujitsu Ltd | 分岐制御方式 |
| JPS61262849A (ja) * | 1985-05-17 | 1986-11-20 | Hitachi Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472253B2 (ja) | 1992-11-17 |
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