JP2731740B2 - 通信レジスタ付並列計算機 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願発明は、通信レジスタ付並列
計算機に関する。

【０００２】

【従来の技術】複数個の演算プロセッサより構成される
並列計算機においては、主記憶装置と比較してアクセス
タイムが高速である記憶装置、または主記憶装置と比較
してアクセスループットが大きい記憶装置、または双方
の利点を兼ねそろえた記憶装置を持たせることにより、
各プロセッサ間の同期制御、排他制御、並びに通信制御
の為の共有変数を、この記憶装置に割り当て、各演算プ
ロセッサはこの記憶装置にアクセスすることにより、上
記制御の処理時間を低減させることができる。例えば、
２個の演算プロセッサ間で、共有変数へのリード／ライ
ト処理を介して通信を行う場合、アクセスタイムの速い
通信レジスタを介するほうが、主記憶装置を介するよ
り、通信処理は高速に実行できる。このような記憶装置
を以下、通信レジスタと呼ぶことにする。

【０００３】これら同期制御、排他制御、通信制御は、
並列計算機で実行する並列処理において、並列実行が十
分になされない所であり、高並列になるに従い、これら
制御の全体の性能に及ぼす影響は非常に大きくなる。従
って、これら制御の処理時間を低減することを目的とす
る通信レジスタ構成が、並列計算機の性能向上に及ぼす
効果は非常に大きいものである。

【０００４】従来の通信レジスタ付並列計算機は、通信
レジスタアクセス命令として、複数個のワードより構成
される通信レジスタに対し、一つのワードをリードアク
セス、もしくはライトアクセスするスカラアクセス命令
のみを処理するような、演算プロセッサ及び通信レジス
タ装置で構成されている。

【０００５】

【発明が解決しようとする課題】上述した従来の通信レ
ジスタ付並列計算機では、一つの通信レジスタアクセス
命令で一つのワードしかアクセスできないが、複数個の
通信レジスタのワードに対し、同時にアクセスしたいケ
ースが多々ある。例えば、異なる演算プロセッサ間の通
信においては、いくつかのデータをまとめて送付したい
場合である。この場合、従来の構成では、通信レジスタ
の複数個のワードに対し、複数回のスカラアクセスを繰
り返し実行しなければならず、通信レジスタアクセスの
高速実行の恩恵を十分に得ることはできないという問題
点がある。例えば、２個の演算プロセッサ間の通信制御
において、複数個のワードより構成される共有変数を転
送したい場合、前述した通り複数回の通信レジスタアク
セス命令を実行する必要がある。

【０００６】

【課題を解決するための手段】本発明の並列計算機は、
複数の演算プロセッサと、主記憶装置と、前記演算プロ
セッサ間の同期制御，排他制御及び通信制御の高速実行
を目的とする複数アドレスの通信レジスタ装置と、これ
ら各装置を結合する相互結合網とから構成される通信レ
ジスタ付並列計算機において、前記通信レジスタ装置
は、前記主記憶装置より高速なメモリと、前記各演算レ
ジスタから前記相互結合網を介して入力するリクエスト
内のコードフィールドを解読して、アクセスがスカラタ
イプかベクトルタイプか、及びストアアクセスかロード
アクセスかを判断し、またストア命令の場合には前記リ
クエスト内のデータフィールドのデータを書き込みデー
タとしてバッファリングするリクエストパケット制御部
と、前記解読の結果がスカラストアアクセスなら前記メ
モリの一つのワードへの書き込み、ベクトルストアアク
セスなら複数ワードへの連続書き込み、スカラロードア
クセスなら一つのワードからの読み出し、ベクトルロー
ドアクセスなら複数ワードからの連続読み出しのための
各制御を行う通信レジスタ制御部と、前記スカラロード
アクセス又はベクトルロードアクセスの場合に前記メモ
リからの読み出しデータを前記相互結合網に送出するた
めのリプライデータを生成するリプライパケット制御部
とを有することを特徴とする。

【０００７】

【実施例】以下、本願発明の実施例を図を用いて説明す
る。図２は本発明が適用される通信レジスタ装置を持つ
並列計算機の構成を示している。１０、１１、…、１ｎ
は、各演算プロセッサ、２は主記憶装置、３は通信レジ
スタ装置、４は演算プロセッサ１０〜１ｎ、主記憶装置
２および通信レジスタ装置３を接続する相互結合網を示
す。

【０００８】各演算プロセッサが主記憶アクセス、もし
くは通信レジスタアクセスを行う場合、リクエストを相
互結合網４に対して送出し、相互結合網４は複数個の演
算プロセッサから送られて来る複数個のリクエストを競
合調停し、リクエストが要求する主記憶装置２、もしく
は通信レジスタ装置３へルーティングする。主記憶装置
２、通信レジスタ装置３に到着したリクエストは、各装
置内でリードアクセス処理、もしくはライトアクセス処
理が実行される。リードアクセスの場合は、再度、相互
結合網４を会して当該演算プロセッサにリードデータが
返却される。

【０００９】演算プロセッサ１０〜１ｎのそれぞれは、
スカラ演算とベクトル演算の両方実行することができ
る。そのために、これらの各演算プロセッサは、スカラ
演算およびベクトル演算が可能な演算器、スカラレジス
タ、ベクトルレジスタおよびプロセッサ制御部より構成
される。

【００１０】演算プロセッサの命令セットとしては、ス
カラ命令とベクトル命令を備えている。ベクトル命令に
は、ベクトル演算命令、ベクトル主記憶アクセス命令、
ベクトル通信レジスタアクセス命令を含んでいる。ベク
トル演算命令とは、ベクトルレジスタ上の複数個のワー
ド上のデータに対し同一種の演算を処理するものであ
る。また、ベクトル主記憶アクセス命令とは、ベクトル
レジスタ番号、ベースアドレス、要素間のアドレスディ
スタンスをオペランドで指定し、ベクトルレングスレジ
スタで示された要素数分、ロード命令ならば、主記憶か
ら指定のベクトルレジスタへデータを転送し、ストア命
令ならば、指定のベクトルレジスタから主記憶へデータ
を転送するものである。

【００１１】ベクトル通信レジスタアクセス命令は、ベ
クトル主記憶アクセス命令と同様に、ベクトルレジスタ
番号、ベースアドレス、要素間アドレスディスタンスを
オペランドで指定する。ここで、ベースアドレスとは、
ベクトル転送を行う先頭のエレメントがアクセスする通
信レジスタワードのアドレスを示している。。ディスタ
ンスとは、ベクトル転送を行うエレメントのアクセスす
る通信レジスタワードのアドレスの差分を示している。
従って、ディスタンスが１ならばベースアドレスで示さ
れた通信レジスタワードから、連続してベクトルアクセ
スされることになる。

【００１２】図３は、相互結合網４を流れるリクエスト
のフォーマットを示している。リクエストは、アクセス
先が主記憶装置２なのか通信レジスタ３なのかを示すア
クセス種別フィールド２０１、アクセスがロードなのか
ストアなのか等を示すコードフィールド２０２、アクセ
スするワードのアドレス番地を示すアドレスフィールド
２０３、およびデータフィールド２０４より構成され
る。ロードアクセスの場合は、リブライとして読みだし
データが相互結合網４を逆向きに流れることになる。ベ
クトル主記憶アクセス命令、およびベクトル通信レジス
タアクセス命令の場合には、アドレスフィールドのフォ
ーマットとして、ベースアドレス２１０、ディスタンス
２１１、ベクトル長２１２のフィールドが拡張され用意
される。また、データフィールド２０４もベクトル長分
のデータが格納できるよう拡張される。

【００１３】図１は、通信レジスタ装置３の構成を示
す。本通信レジスタ装置３は、複数個のワードより構成
される通信レジスタと、通信レジスタアクセスを制御す
る制御部より構成される。通信レジスタ０番池から連続
的にアドレス番号が振られている。演算プロセッサから
の通信レジスタアクセスでは、この通信レジスタアドレ
スを指定することにより、アクセスする通信レジスタの
ワードを決めることが出来る。

【００１４】複数個のワードより構成される通信レジス
タはＲＡＭ３０１で構成する。また、このＲＡＭをアク
セスする為に、ライトレジスタ３０２、アドレスレジス
タ３０３、リードレジスタ３０４、ライトイネーブル３
０５、リードイネーブル３０６がＲＡＭ周辺制御部とし
て用意される。ＲＡＭにアクセスしない場合は、ライト
イネーブル３０５、リードイネーブル３０６共“０”値
にする。

【００１５】ＲＡＭ３０１に対してライトを行う場合、
ライトイネーブル３０５を“１”値にし、ライトするワ
ードのアドレスをアドレスレジスタ３０３に入れ、ライ
トをするデータをライトレジスタ３０２に入れる。次の
タイミングで、ライトレジスタ３０２の値はアドレスレ
ジスタ３０３で指定されたワードに対しライトされる。

【００１６】ＲＡＭ３０１に対してリードを行う場合、
リードイネーブル３０６を“１”値にし、リードするワ
ードのアドレスをアドレスレジスタ３０３に入れる。次
のタイミングでアドレスレジスタ３０３で指定されたワ
ードの値は、リードレジスタ３０４へ入れられる。

【００１７】また、ベクトルアクセス用制御ロジックと
して、ディスタンスレジスタ３２１、アドレス加算器３
２３、ベクトル長レジスタ３２２、ベクトル長減算器３
２４が設けられている。

【００１８】これら、ＲＡＭ周辺部のレジスタの制御
は、通信レジスタ制御部３１０で制御する。

【００１９】リクエストパケット制御部３１１は、相互
結合網４より到着するリクエストに対する処理を行う。
相互結合網４よりリクエストを受け取ったならば、コー
ドフィールド２０２をデコードし、アクセスがスカラア
クセスタイプなのか、ベクトルアクセスタイプなのかを
判断する。また合わせて、ロードアクセスなのかストア
アクセスなのかも判断する。このデコード結果は通信レ
ジスタ制御部３１０に送られる。また、ベクトルアクセ
スでのタイミング合わせのため、データフィールド２０
４内の複数個のデータを一時的にバッファリングするた
めのバッファを持っている。

【００２０】リプライパケット制御部３１２は、リード
レジスタ３０４内のデータをリプライのデータフィール
ド２０４として構成し、相互結合網４に対するリプライ
を生成する。

【００２１】次に、各通信レジスタアクセスにおける、
通信レジスタ装置３内での処理について述べるが、リプ
ライパケット制御部３１２の機能として明記している以
外の機能のすべては通信レジスタ３１０が実行する。

【００２２】スカラストアアクセスならば、アドレスフ
ィールド２０３で示されたアドレスの通信レジスタのワ
ードに対し、データフィールド２０４内のデータを書き
込む制御となる。即ち、書き込むタイミングにおいて、
アドレスフィールド２０３内の通信レジスタアドレスを
アドレスレジスタ３０３に入れる。また、データフィー
ルド２０４内の書き込みデータをライトレジスタ３０２
に入れる。同時にライトイネーブル３０５を“１”値に
することにより、次のタイミングでスカラストアアクセ
スが完了する。

【００２３】また、ベクトルストアアクセスならば、ア
ドレスフィールド３０３内のベースアドレス２１０をＢ
とし、ディスタンス２１１をＤ、ベクトル長２１２をＬ
としたとき、通信レジスタワードのＢ、Ｂ＋Ｄ、Ｂ＋２
Ｄ、…、Ｂ＋（Ｌ−Ｉ）Ｄアドレスの合計Ｌ個のワード
に対し、データファイル２０４のＬ個のデータを各々書
き込む制御となる。この時の処理方法は次の通りにな
る。アドレスフィールド２０３内のベースアドレス２１
０をアドレスレジスタ３０３に入れ、ディスタンス２１
１をディスタンスレジスタ３２１に、ベクトル長２１２
をベクトル長レジスタ３２２に入れる。ベクトルストア
アクセスが開始されたならば、ライトイネーブル３０５
を“１”値にすると共に、ライトベクトルデータの第１
要素目をライトレジスタ３０２に入れる。アドレスレジ
スタ３０３には、ベースアドレス２１０が入っている
為、ベースアドレス２１０で示されたワードに対し、ベ
クトルデータの第１要素めはライトされる。

【００２４】次のタイミングにおいて、アドレスレジス
タ３０３には、現在のアドレスレジスタ３０３のアドレ
ス値にディスタンスレジスタ３２１で示された値分が加
算され、この加算値が格納される。このときの加算処理
にアドレス加算器３２３を用いる。また、ベクトル長レ
ジスタ３２２には、現在のベクトル長レジスタ３２２の
値に、−１ディクリメントされた値が書き込まれる。こ
のディクリメント処理にはベクトル長減算器３２４が用
いられる。従って、アドレスレジスタ３０３の値はＢ＋
Ｄ、となり、ベクトル長レジスタの値はＬ−１となる。
この時、ライトレジスタ３０２には、ベクトルデータの
第２要素が格納され、また、ライトイネーブル３０５の
値は“１”値が保持される。よって、第２要素はアドレ
スＢ＋Ｄのワードに対しライトされる。

【００２５】以下、第３要素、第４要素…第（ＶＬ−
１）要素まで、この処理を繰り返す。ベクトルアクセス
の処理の終了は、ベクトル長レジスタ３２２に書き込ま
れるベクトル長減算器３２４の出力値で判定する。即
ち、この出力値が非０値ならば、まだベクトルストアは
継続中であり、ライトイネーブル３０５も“１”値を保
持するようにする。しかし、出力値が０値ならば、ベク
トルデータの最終要素が書き込まれたことを意味するの
で、ライトイネーブル３０５を“０”値にすると共に、
ベクトルアクセスを終了する。

【００２６】一方、スカラロードアクセスならば、アド
レスフィールド２０３で示されたアドレスの通信レジス
タのワードの値を読みだし、これを、リプライのデータ
とし、相互結合網４に送出する制御となる。即ち、読み
出すタイミングにおいて、アドレスフィールド２０３内
の通信レジスタアドレスをアドレスレジスタ３０３に入
れ、同時にリードイネーブル３０６を“１”値にする。
次のタイミングで読み出されたデータがリードレジスタ
３０４に書き込まれる。このリードレジスタ３０４の保
持したデータに対し、リプライパケット制御部３１２
は、リプライを構成し相互結合網４に送出する。

【００２７】また、ベクトルロードアクセスならば、ス
トアと同様に、通信レジスタワードのＢ、Ｂ＋Ｄ、Ｂ＋
２Ｄ…Ｂ＋（Ｌ−１）Ｄアドレスの合計Ｌ個のワードに
対し各々の値を読みだし、これらをリプライのデータフ
ィールド２０４として構成し、相互結合網４にリプライ
を送出する制御になる。この時の制御方法は、ベクトル
ストアアクセスと同様に、連続してアドレスレジスタ３
０３の値を加算処理しながら、リードアクセスを繰り返
す。この時リードイネーブル３０６は“１”値を保持す
る。また、アクセス終了判定も、ベクトルストアアクセ
スと同じになる。読み出された複数個のベクトルデータ
はリプライパケット制御部３１２において、複数個のデ
ータより構成されるデータフィールド２０４として構成
され、相互結合網４に送出される。

【００２８】

【発明の効果】本発明によれば、複数ワードに対する通
信レジスタ命令が、１つのベクトル通信レジスタアクセ
ス命令に置き換えることができるので、実行プログラム
の命令数を減らすことができ、実行時にロードされる主
記憶内での実行プログラムの量、もしくは非実行時での
実行プログラム量を減らすことができる。また、従来の
プログラムにおいては、複数個のスカラ通信レジスタア
クセス命令と、所定の回数アクセスしたか否かを判定す
る分岐命令よりループ構成されていた命令群が、１つの
命令に置き換えられるので、コンパイラの負荷も低減さ
れる。

【００２９】また、演算プロセッサにおいては、ループ
構成の命令群が１つのベクトル命令に置き換えられる
為、命令フェッチ、命令デコード、命令実行、結果ライ
ト等で構成される処理において、不必要なオーバヘッド
が生じる可能性が小さくなる。

【００３０】さらには、相互結合網、通信レジスタ装置
においても、ベクトル通信レジスタアクセスを高速に実
行処理する構成をとることができ、性能向上に寄与する
ことができる。

【図面の簡単な説明】

【図１】本発明における通信レジスタ装置の構成例を示
す図である。

【図２】本発明が適用される通信レジスタ付並列計算機
の構成例を示す図である。

【図３】本発明は本発明で用いられる相互結合網を流れ
るリクエストのフォーマットを示す図である。

【符号の説明】

１０，１１，１２…１ｎ 演算プロセッサ ２ 主記憶装置 ３ 通信レジスタ装置 ４ 相互結合網 ３０１ ＲＡＭ ３０２ ライトレジスタ ３０３ アドレスレジスタ ３０４ リードレジスタ ３０５ ライトイネーブル ３０６ リードイネーブル ３１０ 通信レジスタ制御部 ３１１ リクエストパケット制御部 ３１２ リプライパケット制御部 ３２０ ベースアドレスレジスタ ３２１ ディスタンスレジスタ ３２２ ベクトル長レジスタ ３２３ アドレス加算器 ３２４ ベクトル長減算器

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数の演算プロセッサと、主記憶装置と、
   前記演算プロセッサ間の同期制御，排他制御及び通信制
   御の高速実行を目的とする複数アドレスの通信レジスタ
   装置と、これら各装置を結合する相互結合網とから構成
   される通信レジスタ付並列計算機において、前記通信レ
   ジスタ装置は、 前記主記憶装置より高速なメモリと、 前記各演算レジスタから前記相互結合網を介して入力す
   るリクエスト内のコードフィールドを解読して、アクセ
   スがスカラタイプかベクトルタイプか、及びストアアク
   セスかロードアクセスかを判断し、またストア命令の場
   合には前記リクエスト内のデータフィールドのデータを
   書き込みデータとしてバッファリングするリクエストパ
   ケット制御部と、 前記解読の結果がスカラストアアクセスなら前記メモリ
   の一つのワードへの書き込み、ベクトルストアアクセス
   なら複数ワードへの連続書き込み、スカラロードアクセ
   スなら一つのワードからの読み出し、ベクトルロードア
   クセスなら複数ワードからの連続読み出しのための各制
   御を行う通信レジスタ制御部と、 前記スカラロードアクセス又はベクトルロードアクセス
   の場合に前記メモリからの読み出しデータを前記相互結
   合網に送出するためのリプライデータを生成するリプラ
   イパケット制御部とを有することを特徴とする通信レジ
   スタ付並列計算機。
2. 【請求項２】ベクトルタイプアクセスのアドレス間隔で
   あるディスタンスを保持するディスタンスレジスタと、
   ベクトル長を保持するベクトル長レジスタと、前記メモ
   リのアクセスアドレスを保持するアドレスレジスタと、
   前記ベクトルタイプアクセス時に１アクセスごとに前記
   アドレスレジスタの保持内容に前記ディスタンスレジス
   タの保持内容を加算するアドレス加算器と、前記１アク
   セスごとに前記ベクトル長レジスタの保持内容を１減算
   するベクトル長減算器とを前記通信レジスタ装置に設け
   たことを特徴とする請求項１記載の通信レジスタ付並列
   計算機。