JP2001022581A - データ処理装置及びコンピュータ読み取り可能な記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 競合の少ないかつデータの依存関係の小さい
複数のデータ処理を並列化する場合の効率の低下を抑え
る。 【解決手段】 プログラムメモリａｉ、制御部ｂｉ、演
算部ｃｉ、レジスタファイルｄｉ（ｉ＝１，２，３，
４）によりプロセッサユニットｕｉが構成される。各プ
ロセッサユニットｕｉのデータアドレス空間には、デー
タメモリｆがマッピングされると共に、他ユニットのレ
ジスタファイルｄｉもマッピングされている。各ユニッ
トｕｉから出力されたデータアドレスは、調停部ｅでデ
コードされ、該当するデータメモリｆ、レジスタファイ
ルｄｉへのアドレス、読み出し・書き込み等の制御信号
を生成するようになされている。これによって、各プロ
セッサユニットｕｉ間のレジスタデータ転送を通常のロ
ードストア命令で行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル映像・
音声信号等のデータをソフトウェアに従い処理するデー
タ処理装置及びそれに用いられるコンピュータ読み取り
可能な記憶媒体に関するものである。

【０００２】

【従来の技術】ビデオ、オーディオなどのディジタルデ
ータを、低消費電力、低コストで処理し、これらの処理
がソフトウェアで規定されるようになされているメディ
アプロセッサなどと呼ばれるメディア処理デバイスがあ
る。メディアプロセッサは、その動作がプログラムで規
定されることにより拡張性、柔軟性を有し、複雑な処理
を実現することが可能になっている。モーションビデオ
などでは高速な処理が必要とされるため、メディアプロ
セッサの中にはＶＬＩＷと呼ばれる構成を有しているも
のがある。

【０００３】汎用プロセッサでは、プログラムの互換性
を確保する必要性から、１次元ストリームとしてプロセ
ッサ内部に供給された命令列から並列に実行可能な複数
の命令を選択し実行するための機構がハードウェアで実
現されている。この方式は、並列実行可能な命令を検索
する範囲が大きくできない、並列実行可能な命令を選択
する機構が処理能力をさらに向上させるうえでの妨げに
なる等の問題点がある。

【０００４】そこで、近年登場したメディアプロセッサ
では、ＶＬＩＷと呼ばれるアーキテクチャを採用し、並
列実行可能な命令の検索をハードウェアでなくソフトウ
ェア、即ち命令列を生成するコンパイラが行い、並列実
行可能な命令の検索範囲をより大きなものにし、且つハ
ードウェアをより高速で動作させることを企図した機構
が採用されている。

【０００５】命令の並列実行を効率的に高速で行うため
には、レジスタ等のリソースの競合ができるだけ生じな
いようにする必要がある。このためメデイアプロセッサ
では、大容量の多数の入出力を有するレジスタファイル
が実装されている。

【０００６】

【発明が解決しようとする課題】しかしながら、演算リ
ソースの一時記憶手段として大容量多入出力レジスタフ
ァイルを使用することは、元々全く独立した処理におい
ても共通のレジスタファイルを使用することになるた
め、記憶容量の不足、入出力の競合が生じやすいという
問題があった。

【０００７】また、ＶＬＩＷアーキテクチャでは、全て
の演算手段が同期して動作するため、全く独立した処理
であっても、もし競合が生じた場合には、マシン全体が
競合が解消するまで停止する等の問題があった。

【０００８】本発明は、上記の問題を解決するために成
されたもので、本来リソースの競合やデータの依存関係
が小さい複数の処理を、上記のような要因による処理能
力の低下を小さくしながら並列処理できるようにするこ
とを目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるデータ処理装置においては、それぞ
れ命令に応じた所定の演算を行う複数の演算手段と、各
演算手段に対応して設けられ各々の演算で用いられると
共に、各演算手段によりデータの読み出し・書き込みが
可能になされた複数の第１の記憶手段とを設けた点に特
徴を有する。

【００１０】また、本発明による他のデータ処理装置に
おいては、命令列を記憶する第３の記憶手段、上記命令
に応じた所定の演算を行う演算手段、上記演算手段の演
算に用いられる第１の記憶手段、上記第３、第１の記憶
手段及び演算手段を制御する制御手段をそれぞれ有し、
互いに並列に動作する複数のデータ処理部と、上記各第
３の記憶手段との間でデータを転送する第２の記憶手段
と、上記各第１の記憶手段と第２の記憶手段間のデータ
転送を調停する調停手段とを設け、上記各データ処理部
のメモリ空間には、上記第２の記憶手段と他のデータ処
理部の第１の記憶手段がマッピングされている点に特徴
を有する。

【００１１】また、本発明による記憶媒体においては、
第３の記憶手段から命令を読み出す読み出し処理と、上
記命令に応じた所定の演算を第１の記憶手段を用いて行
う演算処理と、上記読み出し処理と演算処理を異なるデ
ータ処理部において並列に行わせる並列処理と、上記各
データ処理部と第２の記憶手段間でデータを転送する転
送処理と、上記各データ処理部と第２の記憶手段間のデ
ータ転送を調停する調停処理と、上記各データ処理部の
演算処理に際して他のデータ処理部の第１の記憶手段に
対してデータの読み出し・書き込みを行う読み出し・書
き込み処理とを実行するためのプログラムを記憶した点
に特徴を有する。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
と共に説明する。図１は本発明の実施の形態によるデー
タ処理装置としての並列処理プロセッサを示すブロック
図である。本実施の形態では、４並列処理を実現する場
合の構成例について説明する。図１において、１、２、
３、４は、命令列の記憶手段としてのプログラムメモリ
ａ０，ａ１，ａ２，ａ３である。

【００１３】５、６、７、８は制御部ｂ０，ｂ１，ｂ
２，ｂ３で、上記プログラムメモリ１〜４から読み出さ
れる命令列のデコード結果、及び、後述する演算部９〜
１２の結果や後述する調停部１７の状態に応じて上記プ
ログラムメモリ１〜４、演算部９〜１２、後述するレジ
スタファイル１３〜１６、データメモリ１８を制御する
ものである。

【００１４】９、１０、１１、１２は演算部ｃ０，ｃ
１，ｃ２，ｃ３で、上記制御部５〜８の制御に基づいて
レジスタファイル１３〜１６から読み出されたデータに
演算を施し、演算結果をレジスタファイル１３〜１６に
出力するものである。

【００１５】１３、１４、１５、１６は一時記憶手段と
してのレジスタファイルｄ０，ｄ１，ｄ２，ｄ３で、制
御部５〜８の制御に従いレジスタに記憶されたデータを
演算部９〜１２、調停部１７に供給すると共に、演算結
果や調停部１７からのデータ出力が制御部５〜８の制御
に従い書き込まれるものである。

【００１６】１７は調停部ｅで、制御部５〜８の制御に
従いデータメモリ１８とレジスタファイル１３〜１６間
のデータの読み出し・書き込みを調停してデータメモリ
１８及びレジスタファイル１３〜１６へのデータの読み
出し・書き込みを行うものである。

【００１７】１８は、データを記憶するためのデータメ
モリｆである。また、ｕ０，ｕ１，ｕ２，ｕ３は、それ
ぞれプログラムメモリａ０，ａ１，ａ２，ａ３、制御部
ｂ０，ｂ１，ｂ２，ｂ３、演算部ｃ０，ｃ１，ｃ２，ｃ
３、レジスタファイルｄ０，ｄ１，ｄ２，ｄ３で構成さ
れるプロセッサユニットである。

【００１８】次に動作について説明する。制御部ｂｉ
（以下、ｉ＝０、１、２、３）より出力されるプログラ
ムアドレスに記憶された命令がプログラムメモリａｉよ
り出力され、制御部ｂｉに取り込まれてデコードされ
る。制御部ｂｉは命令のデコード結果に基づき、プログ
ラムアドレス、レジスタファイルｄｉ、演算部ｃｉを制
御する。

【００１９】例えば命令が演算命令であった場合は、制
御部ｂｉはレジスタファイルｄｉから命令に基づくレジ
スタの内容を読み出し、命令に基づくレジスタに演算結
果が書き込まれるようにレジスタファイルｄｉを制御し
たり、演算が即値を含むものであれば即値を演算部ｄｉ
に供給したりする。

【００２０】また、命令が分岐命令であった場合は、制
御部ｂｉは通常はインクリメントされていくプログラム
アドレスＰＡＤｘを命令のデコード結果に基づき変化さ
せる。

【００２１】また、命令が条件分岐命令であった場合
は、制御部ｂｉは命令で指定された値や演算部ｃｉを経
由して得られたレジスタ値、又は演算結果と現在のプロ
グラムアドレス値などに基づいて、通常はインクリメン
トされているプログラムアドレスＰＡＤｘを変化させ
る。

【００２２】本実施の形態による並列処理プロセッサ
は、プログラムメモリａｉ、制御部ｂｉ、演算部ｃｉ、
レジスタファイルｄｉによりプロセッサユニットｕ０，
ｕ１，ｕ２，ｕ３を構成している。そして、各プロセッ
サユニットｕｉのデータアドレス空間には、データメモ
リｆがマッピングされると共に、他のユニットのレジス
タファイルｄ０，ｄ１，ｄ２，ｄ３もマッピングされて
いる。

【００２３】従って、本実施の形態の並列処理プロセッ
サでは、プロセッサユニットｕｉ間のレジスタファイル
ｄｉのデータ転送を通常のロードストア命令で行うこと
が可能になっている。

【００２４】図２は各プロセッサユニットｕｉのデータ
アドレス空間におけるマッピングの様子を表す図であ
る。プロセッサユニットｕ０には、データメモリｆに加
えて、他のプロセッサユニットのレジスタファイルｄ
１，ｄ２，ｄ３がマッピングされている。プロセッサユ
ニットｕ１には、データメモリｆに加えて、他のプロセ
ッサユニットのレジスタファイルｄ０，ｄ２，ｄ３がマ
ッピングされている。プロセッサユニットｕ２には、デ
ータメモリｆに加えて、他のプロセッサユニットのレジ
スタファイルｄ０，ｄ１，ｄ３がマッピングされてい
る。プロセッサユニットｕ３には、データメモリｆに加
えて、他のプロセッサユニットのレジスタファイルｄ
０，ｄ１，ｄ２がマッピングされている。

【００２５】各プロセッサユニットｕｉから出力された
データアドレスは、調停部ｅでデコードされ、該当する
データメモリｆ、レジスタファイルｄｉへのアドレス、
読み出し・書き込み等の制御信号を生成するようになっ
ている。

【００２６】プログラムメモリａｉからの命令がロード
ストア命令であり、アクセスするデータアドレスがデー
タメモリｆであったとき、制御部ｂｉは、命令のデコー
ド結果に従い、メモリ読み出し・書き込み制御やレジス
タ値、あるいは即値などからデータアドレスの制御を行
う。命令がストア命令の場合には、ストアするレジスタ
値をレジスタファイルｄｉから出力するための制御を行
い、ロード命令の場合には、ロードするレジスタ入力に
データを書き込むための制御を行う。

【００２７】これらのデータアドレス、読み出し・書き
込み制御ストア時の書き込みデータは調停部ｅに供給さ
れる。調停部ｅは複数のプロセッサユニットｕｉからの
メモリアクセスの競合が生じたとき、これを調停してデ
ータメモリｆヘの読み出し・書き込み動作を行う。

【００２８】尚、メモリアクセスの競合が頻出する場合
には、調停部ｅにロード・ストアデータを一時記憶して
おくためのバッファリング手段を設けてもよいし、バッ
ファリングデータが他のプロセッサユニットｕｉからア
クセスされた場合のためのキャッシング手段を設けても
よい。

【００２９】また、データロード時、調停部ｅは要求の
あったデータがデータメモリから読み出されたとき、そ
れをロード命令を発行したプロセッサユニットｕｉに通
報するようになされており、各プロセッサユニットｕｉ
は、ロードしたデータが取り込み可能なタイミングを知
ることができるようになされている。

【００３０】命令がロードストア命令であり、アクセス
するデータアドレスが他のプロセッサユニットｕｉのレ
ジスタファイルであった場合には、制御部ｂｉは、命令
のデコード結果に従い、メモリ読み出し・書き込み制御
やレジスタ値、あるいは即値などからデータアドレスの
制御を行う。命令がストア命令の場合には、ストアする
レジスタ値をレジスタファイルｄｉから出力するための
制御を行い、ロード命令の場合は、ロードするレジスタ
入力にデータを書き込むための制御を行う。

【００３１】これらデータアドレス、読み出し・書き込
み制御ストア時の書き込みデータは調停部ｅに供給され
る。調停部ｅは複数のプロセッサユニットｕｉからのメ
モリ空間にマッピングされたレジスタファイルｄｉのア
クセスに競合が生じたとき、これを調停してレジスタフ
ァイルｄｉへの読み出し・書き込み動作を行う。

【００３２】各プロセッサユニットｕｉの制御部ｂｉか
ら調停部ｅには、各ユニットｕｉ自身のレジスタファイ
ルアクセス状況を表す信号が供給されており、他のプロ
セッサユニットｕｉから読み出し・書き込み要求があっ
たレジスタがアクセス可能なとき、そのレジスタファイ
ルｄｉに対してアクセスを行う。

【００３３】尚、レジスタファイルｄｉの競合が頻出す
る場合は、データメモリの場合と同様に、バッファリン
グ、キャッシング等の手段を備えてもよい。また、ロー
ド命令が発行されたときは、調停部ｅはロード命令を発
行したプロセッサユニットｕｉにロードデータが調停部
ｅに取り込まれたことを表す信号を供給するようになさ
れている。

【００３４】次に、本発明の他の実施の形態としての記
憶媒体について説明する。上述した図１による実施の形
態による並列処理プロセッサをＣＰＵとメモリを有する
コンピュータシステムで構成する場合、上記メモリは本
発明による記憶媒体を構成する。この記憶媒体には、上
記実施の形態で説明した処理を実行するためのプログラ
ムが記憶される。

【００３５】また、この記憶媒体としては、ＲＯＭ、Ｒ
ＡＭ等の半導体メモリ、光ディスク、光磁気ディスク、
磁気記憶媒体等を用いてよく、これらをＣＤ−ＲＯＭ、
ＦＤ、磁気カード、磁気テープ、不揮発性メモリカード
等に構成して用いてよい。

【００３６】従って、この記憶媒体を図１によるシステ
ム以外の他のシステムあるいは装置で用い、そのシステ
ムあるいはコンピュータがこの記憶媒体に格納されたプ
ログラムコードを読み出し、実行することによっても、
上記実施の形態と同等の機能を実現できると共に、同等
の効果を得ることができ、本発明の目的を達成すること
ができる。

【００３７】また、コンピュータ上で稼働しているＯＳ
等が処理の一部又は全部を行う場合、あるいは記憶媒体
から読み出されたプログラムコードが、コンピュータに
挿入された拡張機能ボードやコンピュータに接続された
拡張機能ユニットに備わるメモリに書き込まれた後、そ
のプログラムコードの指示に基づいて、上記拡張機能ボ
ードや拡張機能ユニットに備わるＣＰＵ等が処理の一部
又は全部を行う場合にも、上記実施の形態と同等の機能
を実現できると共に、同等の効果を得ることができ、本
発明の目的を達成することができる。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
複数のプロセッサユニットのレジスタファイルを他のプ
ロセッサユニットのメモリ空間にマッピングすることに
より、通常のロードストア命令でプロセッサユニット間
の通信を実現して、各プロセッサユニットで行われる処
理間でデータの授受を可能とし、且つ各プロセッサユニ
ット間の結合を疎として並列に行われる処理での競合・
依存関係を小さくして処理を並列化するのに伴う効率の
低下を小さくできるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるデータ処理装置の構
成を示すブロック図である。

【図２】データメモリのアドレスマッピングを示す構成
図である。

【符号の説明】

１、２、３、４（ａ１，ａ２，ａ３，ａ４） プログラ
ムメモリ ５、６、７、８（ｂ１，ｂ２，ｂ３，ｂ４） 制御部 ９、１０、１１、１２（ｃ１，ｃ２，ｃ３，ｃ４）
演算部 １３、１４、１５、１６（ｄ１，ｄ２，ｄ３，ｄ４）
レジスタファイル １７（ｅ） 調停部 １８（ｆ） データメモリ ｕ１，ｕ２，ｕ３，ｕ４ プロセッサユニット

Claims (5)

【特許請求の範囲】
1. 【請求項１】 それぞれ命令に応じた所定の演算を行う
   複数の演算手段と、 各演算手段に対応して設けられ各々の演算で用いられる
   と共に、各演算手段によりデータの読み出し・書き込み
   が可能になされた複数の第１の記憶手段とを設けたこと
   を特徴とするデータ処理装置。
2. 【請求項２】 上記各第１の記憶手段との間でデータを
   転送する第２の記憶手段と、 上記各第１の記憶手段と第２の記憶手段間のデータ転送
   を調停する調停手段とを設けたことを特徴とする請求項
   １に記載のデータ処理装置。
3. 【請求項３】 命令列を記憶する複数の第３の記憶手段
   と、 各第３の記憶手段から命令を読み出し、その命令に応じ
   て上記各演算手段及び各第１の記憶手段を制御すると共
   に、上記調停手段を介して上記第２の記憶手段を制御す
   る複数の制御手段とを設けたことを特徴とする請求項２
   に記載のデータ処理装置。
4. 【請求項４】 命令列を記憶する第３の記憶手段、上記
   命令に応じた所定の演算を行う演算手段、上記演算手段
   の演算に用いられる第１の記憶手段、上記第３、第１の
   記憶手段及び演算手段を制御する制御手段をそれぞれ有
   し、互いに並列に動作する複数のデータ処理部と、 上記各第３の記憶手段との間でデータを転送する第２の
   記憶手段と、 上記各第１の記憶手段と第２の記憶手段間のデータ転送
   を調停する調停手段とを有し、 上記各データ処理部のメモリ空間には、上記第２の記憶
   手段と他のデータ処理部の第１の記憶手段がマッピング
   されていることを特徴とするデータ処理装置。
5. 【請求項５】 第３の記憶手段から命令を読み出す読み
   出し処理と、 上記命令に応じた所定の演算を第１の記憶手段を用いて
   行う演算処理と、 上記読み出し処理と演算処理を異なるデータ処理部にお
   いて並列に行わせる並列処理と、 上記各データ処理部と第２の記憶手段間でデータを転送
   する転送処理と、 上記各データ処理部と第２の記憶手段間のデータ転送を
   調停する調停処理と、 上記各データ処理部の演算処理に際して他のデータ処理
   部の第１の記憶手段に対してデータの読み出し・書き込
   みを行う読み出し・書き込み処理とを実行するためのプ
   ログラムを記憶したことを特徴とするコンピュータ読み
   取り可能な記憶媒体。