JPH1097423A

JPH1097423A - ループ処理の並列実行制御に適したレジスタ構成を有するプロセッサ

Info

Publication number: JPH1097423A
Application number: JP8249594A
Authority: JP
Inventors: Yuji Tsushima; 雄次對馬; Giichi Tanaka; 義一田中; Yoshiko Tamaoki; 由子玉置
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-20
Filing date: 1996-09-20
Publication date: 1998-04-14
Also published as: US5872989A

Abstract

(57)【要約】【課題】小さい命令フィールドによる大容量レジスタ
ファイルを扱い、命令レベル並列処理を有効利用するた
めのソフトウェア技法であるソフトウェアパイプライン
を効率良く支援する。【解決手段】命令実行に伴う論理レジスタへのアクセ
スで使用される物理レジスタとして、当該論理レジスタ
番号毎に対応するポインタにより指定される物理レジス
タを使用し、当該命令で指定のある場合は、アクセスに
用いたポインタのインクリメントを行い、以降の当該論
理レジスタへのアクセスを行う命令に関しては、異なる
物理レジスタを使用させる。【効果】ＳＷＰＬにおける同一論理レジスタへの書き
込みと読み出しの順序保障に伴う逐次化による命令レベ
ル並列性の低下を防げる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】命令レベル並列処理を行うプ
ロセッサに係わり、命令レベル並列処理プロセッサを有
効に機能させるためのソフトウェア技法であるソフトウ
ェアパイプラインに適したレジスタ構成およびそれを含
むプロセッサに関する。

【０００２】

【従来の技術】計算機の性能は、マシンサイクルと１命
令を実行するのに必要となるクロック・マシンサイクル
数ＣＰＩ（ｃｌｏｃｋｃｙｃｌｅｓｐｅｒｉｎｓ
ｔｒｕｃｔｉｏｎ）により決定される。したがって、計
算機の性能向上にはマシンサイクルの短縮とＣＰＩを小
さくすることが肝要となる。従来のＣＰＩを小さくする
手法として、パイプライン処理やスーパスカラとＶＬＩ
Ｗ（ＶｅｒｙＬｏｎｇＩｎｓｔｒｕｃｔｉｏｎＷｏ
ｒｄ）に代表される命令レベル並列処理が挙げられる。

【０００３】パイプライン処理では、１命令の実行をフ
ェッチ、デコード、実行、書き戻し等のように、複数の
細かな処理単位（ステージ）に分割し、複数の命令でス
テージ間をオーバラップさせることにより、同時実行す
る技術である。このパイプライン処理では、各ステージ
を１マシンサイクルで処理することにより、理想的には
ＣＰＩを１とすることが可能となる。

【０００４】一方、命令レベル並列処理は、同時に複数
の命令を上記のパイプライン処理することにより、より
多くの命令を同時実行することが可能であり、１以下の
ＣＰＩの実現を図るものである。スーパスカラとＶＬＩ
Ｗの違いについては、同時実行を行う命令に関して、ス
ーパスカラでは動的に命令列から実行可能なものをハー
ドウェアにより選択し実行するのに対して、ＶＬＩＷで
は１命令で複数の操作が指定できる命令形式を有してお
り、コンパイラにより静的に同時実行可能な操作を命令
中に配置する点にある。

【０００５】これらの手法を有するプロセッサを使用す
る上で、最も重要となるのは、パイプラインに有効な命
令が詰まっている状態を維持するようにコンパイラによ
り命令を配置することである。これは、特に動的に実行
可能な命令の選択機能のないＶＬＩＷ方式では重要度が
高くなる。このコンパイラによる命令配置のソフトウェ
ア技法がソフトウェアパイプライン（以下では、ＳＷＰ
Ｌと呼ぶ）である。ＳＷＰＬでは、図１のようにループ
に関して、ループの内容（ループボディ）の命令列を、
命令間の依存関係やプロセッサの資源数に基づいて複数
の固まり（以下では、ＳＷＰＬのステージと呼ぶ）に分
割し、図２に示すようにＩＩ（Ｉｎｉｔｉａｔｉｏｎ
Ｉｎｔｅｒｖａｌ）と呼ばれるマシンサイクル毎に、新
たなイタレーションのステージをパイプラインへ投入し
て行く。これにより、理想的な定常状態では、イタレー
ション（ループ処理における１回分のループ処理）の異
なる全てのステージが同時実行されるため、高い並列度
が得られ、命令パイプラインや命令レベル並列を行うプ
ロセッサを有効に利用することが可能となる。

【０００６】しかし、通常のレジスタのみを有するプロ
セッサでは、同一レジスタへの書き込みに対する読み出
しが存在する場合、書き込みに対する読み出しの順序を
保証しなければならないため、後続イタレーションのレ
ジスタの書き込みは、前のイタレーションのレジスタの
読み出しより後にスケジューリングされる必要がある。
つまり、同一レジスタの書き込みと読み出しが逐次化さ
れる。したがって、同時実行される命令数が減少する可
能性が高く、ソフトウェアパイプラインで得られる効果
が低くなると言う問題がある。

【０００７】この問題に関して、並列処理シンポジウム
ＪＳＰＰ’９３の３０７ページから３１４ページ（以
下、第一の従来技術）では、命令で指定される論理レジ
スタ毎にキュー構造の物理レジスタとリードとライト用
の物理レジスタへのポインタを用意し、命令中の論理レ
ジスタ指定フィールドにあるレジスタ制御フィールドに
より、読み出し／書き込みに応じてポインタを進める方
式が提案されている。レジスタへの書き込み時にポイン
タを進めることにより、同一命令に関するレジスタ書き
込みに関して、イタレーション毎に異なる物理レジスタ
へ書き込むように制御できるので、後続イタレーション
の同一論理レジスタへの書き込みを読み出しより先行さ
せて実行することが可能となる。

【０００８】また、“ＴＨＥ２５ｔｈＡＮＮＵＡＬ
ＩＮＴＥＲＮＡＴＩＯＮＡＬＳＹＭＰＯＳＩＵＭ
ＯＮＭＩＣＲＯＡＲＣＨＩＴＥＣＴＵＲＥ”の１５８
ページから１６９ページ（以下、第二の従来技術）で
は、物理レジスタへのベースレジスタを持ち、レジスタ
アクセスの際に、命令で指定される論理レジスタ番号と
ベースレジスタの値を加算した値により物理レジスタに
アクセスし、ベースレジスタは新たなＳＷＰＬのステー
ジが投入される度に、デクリメントされる方法が提案さ
れている。この方法では、後続イタレーションの書き込
みは新たな、ＳＷＰＬの新たなステージとして投入され
るため、同一論理レジスタ番号でも、ベースレジスタの
値が異なるため、異なる物理レジスタ番号が得られるの
で、読み出しに先行して、後続イタレーションの書き込
みを行うことが出来る。

【０００９】

【発明が解決しようとする課題】上記第一の従来技術で
は、プログラム中における通常のレジスタの使用方法を
考えると、レジスタの値は多くの場合、出来る限り再利
用されるため、同一論理レジスタがＳＷＰＬのステージ
を越えて多数読み出しされる場合がある。このような場
合、この方式では、最後のレジスタ読み出しのみでポイ
ンタを更新する制御を行い、残りは同じ物理レジスタを
使用するように制御する。このため、最後の読み出しに
先行して後続イタレーションの書き込みを実行できない
ため、ＩＩが増大する。このため、第一の従来技術で
は、ＳＷＰＬのステージを越えるレジスタの再利用があ
る場合、レジスタの定義から使用までの期間をＩＩ以下
にするためのコピー命令を挿入する必要があり、コピー
命令のためのソフトウェアオーバヘッドとコピーに伴う
論理レジスタの消費があると言う問題がある。

【００１０】さらに、論理レジスタ毎に独立した物理レ
ジスタを有しているため、ある論理レジスタ番号により
定義された値の読み出しを他の論理レジスタで行えな
い。したがって、全体の物理レジスタとしては十分に用
意されている状況でも、命令で使用されている論理レジ
スタに関する物理レジスタのみしか使用せず、物理レジ
スタの使用効率が悪くなるという問題がある。

【００１１】上記第二の従来技術では、命令中の論理レ
ジスタを示すフィールドが全ての物理レジスタを指し示
す必要があるため、レジスタフィールドは物理レジスタ
の容量に応じて増大して行くと言う問題と、レジスタア
クセスの際にベースレジスタと論理レジスタ番号の加算
を行うため、レジスタアクセス時間が増大する可能性が
あるという問題がある。特に、前者の問題に関しては、
ＶＬＩＷ方式を採用する際には、１命令中に多数のレジ
スタ指定フィールドがあるため、非常に大きな問題点と
なる。また、ループの繰り返し毎にベースレジスタを更
新するための命令が必要となるため、ソフトウェアオー
バヘッドが生じるという問題もある。

【００１２】本発明の目的は、（１）ソフトウェアオー
バヘッド無しにＳＷＰＬを支援し、（２）ＶＬＩＷ方式
での使用に耐えるように、小さなレジスタ指定フィール
ドによって大容量のレジスタファイルを物理レジスタの
フラグメンテーションなく扱うことを可能にすることに
ある。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の計算機では、命令で指定される論理レジ
スタフィールド毎に、任意の物理レジスタを指し示すこ
との出来るリードポインタあるいはライトポインタを指
定するフィールドと、ポインタをインクリメントする／
しないを制御するフィールドを持ち、オペコードのデコ
ード結果、命令中の論理レジスタフィールドに関するア
クセスの種類が決まると、その論理レジスタフィールド
中のポインタ指定フィールドの値をインデックスとして
リードポインタあるいはライトポインタから値を読みだ
し、その値を物理レジスタ番号として、レジスタファイ
ルへのアクセスを行う。また、このリードポインタとラ
イトポインタに関して、初期値の設定するための手段も
備えている。

【００１４】これにより、ポインタをインクリメントす
るように指定された命令に関しては、イタレーション毎
の書き込みに関して異なる物理レジスタを使用すること
ができるため、読み出しに先行して後続イタレーション
の書き込みを実行することが可能となる。また、リード
ポインタとライトポインタは任意の物理レジスタを指定
可能なため、異なる論理レジスタに関するポインタが同
一物理レジスタを指し示すことができる。したがって、
他の論理レジスタ番号により、書き込まれた値を別の論
理レジスタ番号により読み出すことが可能になる。

【００１５】また、ＳＷＰＬのＩＩを越えて同一物理レ
ジスタの値の再利用を行う場合、異なる論理レジスタ番
号のリードポインタを同一の物理レジスタを指し示すよ
うにしておくことで、ある論理レジスタ番号で定義され
た値を他の論理レジスタ番号により、読み出すことが出
来るため、レジスタの定義から使用までの期間を短縮す
るための余分なコピー命令が不要となる。また、リード
ポインタとライトポインタのインクリメントは、インク
リメント指定のある命令の実行により自動的になされる
ため、使用する物理レジスタの切り替えのために、特別
な命令を実行する必要がない。

【００１６】また、各論理レジスタ番号のリードポイン
タとライトポインタが任意の物理レジスタを指せるた
め、物理レジスタのフラグメンテーションを防ぐことが
できる。一方、物理レジスタ数はリードポインタとライ
トポインタの幅により規定されるため、論理レジスタ数
すなわち、命令中のレジスタ指定フィールドに影響がな
く、レジスタフィールドが従来のプロセッサと同程度で
も、大容量のレジスタファイルの扱いが可能となる。

【００１７】

【発明の実施の形態】以下、本発明に係わるレジスタ方
式の構成を図面に示した実施例を参照し更に詳細に説明
する。

【００１８】（実施例１）図３に示すシステムは、主記
憶１００（キャッシュを含んでいても良い）と、それに
接続された命令レベル並列処理を行うプロセッサ２００
からなるシステムである。このプロセッサでは、フェッ
チユニット２０１が主記憶からプログラムカウンタで指
定される命令をフェッチし、デコードユニット２０２に
より命令を順次解読し、演算器２０６ａ，２０６ｂおよ
びＬＤ／ＳＴ（Ｌｏａｄ／Ｓｔｏｒｅ）ユニット２０５
ａ，２０５ｂと分岐ユニット２０７へ信号線３０１を介
して命令が発行される。同時にデコードステージで解読
された情報は、信号線３０２を介してレジスタ制御部２
０３へ渡され、演算器およびＬＤ／ＳＴユニットなどで
使用される物理レジスタの番号が生成され、信号線３０
３を介してレジスタファイル２０４へ入力される。

【００１９】演算器では、命令で指定された論理レジス
タ番号によりレジスタ制御部で生成された番号の物理レ
ジスタで示されるレジスタファイル中のレジスタを共有
バス３０４を介してアクセスしながら、命令のオペコー
ドにより指定される動作を行う。

【００２０】ＬＤ／ＳＴユニットでは、命令で指定され
た論理レジスタ番号によりレジスタ制御部で生成された
番号の物理レジスタに関して、命令のオペコードが主記
憶上のデータを演算で使用するためにレジスタに移動す
る命令であることを示す場合、命令中のオペランドから
生成される主記憶上のアドレスからデータ読み出し、当
該レジスタへ書き込みを行う。また、命令のオペコード
が、演算の結果得られたデータを主記憶に書き戻す命令
であることを示す場合には、当該レジスタからデータが
読み出され、オペランドで指定される主記憶上のアドレ
スへ書き込みを行う。

【００２１】分岐ユニットでは、分岐命令で指定される
分岐条件が成立しているかどうかを調べ、条件が成立し
ていれば命令で指定されるアドレスから次命令のフェッ
チを行うようにプログラムカウンタの設定を行う。ま
た、レジスタ制御部へ信号線３０５を介してレジスタ制
御部内のバッファを無効化するための信号を送ることも
ある。

【００２２】図４は、本プロセッサで使用する命令形式
を表しており、命令はオペコード１０とオペランド１２
により構成され、オペランドに論理レジスタ１１あるい
は即値１５を指定可能となっており、論理レジスタ指定
時には、そのフィールドは論理レジスタ番号１４とレジ
スタ制御フィールド１３から構成さる。図４では、例と
して２つの論理レジスタ指定フィールドと１つの即値か
らオペランドが構成される例を示している。

【００２３】デコードユニット２０２でのデコードステ
ージでは、フェッチユニット２０１でのフェッチステー
ジから送られて来る上記の命令形式の命令に対して、オ
ペコードにより各論理レジスタ指定フィールドで指定さ
れるレジスタへのアクセスの種類を判定し、論理レジス
タ指定フィールドに含まれる論理レジスタ番号を、図５
で示されるレジスタ制御部２０３の読み出し用論理レジ
スタ番号３０２−１、あるいは、書き込み用論理レジス
タ番号３０２−２の入力として、どちらかに振り分けて
レジスタ制御部の入力とする。また、論理レジスタ指定
フィールド内のレジスタ制御フィールドの値も同様に、
アクセス種類に応じて読み込み用論理レジスタのモード
３０２−３、あるいは、書き込み用論理レジスタのモー
ド３０２−４のどちらかに振り分けて、レジスタ制御部
へ出力する。

【００２４】ただし、デコードステージにおいて、フェ
ッチステージから送られて来る命令として、レジスタ制
御部内にあるポインタの設定命令である場合について本
実施例では、この命令は、オペランドフィールドに論理
レジスタ指定フィールド１つと、即値指定のフィールド
を持ち、デコードステージにより、命令で指定される論
理レジスタ番号を、レジスタ制御部の読み出し用論理レ
ジスタ番号と書き込み用論理レジスタ番号の両方へ出力
し、命令で指定される即値をレジスタ制御部の命令中の
即値３０２−５に出力する。

【００２５】図５に示すレジスタ制御部２０３では、論
理レジスタ数分のリードポインタ集合４００とライトポ
インタ集合４０１を保持しており、ポインタ設定命令以
外の時は、デコードステージから３０２−１，２を介し
て送られて来る読み出し用論理レジスタ番号と書き込み
用論理レジスタ番号をインデックスとして、論理レジス
タに対応するリードポインタ、ライトポインタをリード
ポインタ集合とライトポインタ集合から読み出し、この
読み出された値を物理レジスタ番号として、３０３を介
してレジスタファイル２０４へ出力する。

【００２６】アクセスされたポインタに関して、リード
ポインタは、３０２−３により与えられる読み出し用論
理レジスタのモードの値１／０に応じて加算器４０５
ａ，ｂを制御することにより、読み出したリードポイン
タをインクリメントし、または、インクリメントせず
に、４０４ａ，ｂを介して読み出されたのと同じリード
ポインタへ書き戻す。

【００２７】ライトポインタに関しては、デコードステ
ージからレジスタ制御部へ渡される書き込み用論理レジ
スタ番号３０２−２により読み出されたライトポインタ
の値がレジスタファイルへ出力されるのは、当該論理レ
ジスタ番号を指定している命令の実行後であるため、レ
ジスタ制御部内で書き込み用論理レジスタ番号をバッフ
ァ４０２に、書き込み用論理レジスタのモードをバッフ
ァ４０３にバッファしておき、適切なサイクル数だけ遅
延させて、論理レジスタ番号に対応するライトポインタ
を読み出し、レジスタファイルへ出力させる。

【００２８】書き込み用論理レジスタのモードに関して
は、その値が１の場合、加算器４０５ｃを制御し読み出
したライトポインタをインクリメントし、４０４ｃを介
して同じライトポインタへ書き戻し、値が０の場合は、
インクリメントと書き戻しを行わない。ただし、書き込
み用論理レジスタ番号がデコードステージから送られて
来てからレジスタファイルへ出力されるまでの間、すな
わち、４０２と４０３にバッファされている間に、予測
された分岐の方向と異なる方向に分岐が生じた場合に
は、分岐ユニットから予測ミスの信号が無効化３０５を
介してレジスタ制御部へ入力され、４０２と４０３でバ
ッファされている論理レジスタ番号とそのモードの無効
化を行う。

【００２９】これらのリードポインタとライトポインタ
に値を設定するには、ポインタ設定命令を実行する。こ
のポインタ設定命令は、論理レジスタ番号と設定する値
を示す即値をオペランドとしており、デコードステージ
により、この論理レジスタ番号が、レジスタ制御部の読
み出し用論理レジスタ番号の１つと書き込み用論理レジ
スタ番号として入力される。レジスタ制御部では、リー
ドポインタ集合とライトポインタ集合の内の指定された
論理レジスタ番号に対応するリードポインタとライトポ
インタを書き込み可能状態とし、命令中の即値により与
えられるデータをこの両者に書き込む動作を行う。した
がって、ポインタ設定命令で指定される論理レジスタの
リードポインタとライトポインタは同じ命令で指定され
る即値の値を持つことになる。

【００３０】以下、本実施例では、この種類のポインタ
設定命令を使用するものとするが、以下のような変形例
も可能である。

【００３１】ポインタ設定命令として、リードポインタ
あるいはライトポインタの一方へ設定を行うように、オ
ペコードあるいはオペランドで指定し、指定された側の
ポインタの設定を行うようにも出来る。この変形例は図
５と同じ構成であり、デコードステージが、読み出し用
論理レジスタ番号あるいは書き込み用論理レジスタ番号
の片方に命令で指定された論理レジスタ番号を出力し、
レジスタ制御部では、指定された論理レジスタ番号に対
応するポインタを書き込み状態にし、命令で指定される
即値をそのポインタへ格納することにより実現される。

【００３２】以上のレジスタ制御部による動作により、
論理レジスタへの書き込みに関して、そのレジスタ制御
フィールドを１とした場合は、連続する物理レジスタを
使用することになるので、ＳＷＰＬにおいて、後続のイ
タレーションによるレジスタへの書き込みが読み出しに
先行できるようになる。また、論理レジスタの読み出し
に関しては、上記ポインタ設定の動作により、リードポ
インタの初期値はライトポインタの初期値と同じである
から、レジスタ制御フィールドを１とした命令により連
続する物理レジスタを順に読み出して行くので、書き込
み命令が実行された順序により物理レジスタを読み出す
ことが出来る。

【００３３】以下では、このレジスタ構成を使用して、
ＳＷＰＬを施したプログラムとその動作について、例を
挙げて詳細に動作説明を行う。使用するプログラムは図
７で示されるフォートランプログラムであり、これを仮
想的なプロセッサのアセンブラにより記述したのが、図
９である。

【００３４】この仮想的なプロセッサの命令について、
図９の（１）〜（４）のＭＴＳＰＲ命令は、上記のポイ
ンタ設定を行う命令である。例えば、（１）の命令で
は、論理レジスタ０番に関するリードポインタとライト
ポインタの値は共に０となる。ここで、各命令の論理レ
ジスタに関して、レジスタ指定にｑ／ｎがあるのは、そ
れぞれ論理レジスタのモードに相当し、ｑであれば、ポ
インタをインクリメントし、ｎであれば、ポインタのイ
ンクリメントを行わないことを表している。

【００３５】また、図９の（５）、（６）、（７）のＬ
ＤＦ命令は、第二オペランドで与えられる主記憶のアド
レスにあるデータを読み出し、第一オペランドにより指
定される論理レジスタに書き込む命令である。一方、
（９）、（１２）のＳＴＦ命令は、第一オペランドで指
定される論理レジスタから値を読み出し、第二オペラン
ドで与えられる主記憶のアドレスにデータを書き込む命
令である。また、これらＬＤＦ命令とＳＴＦ命令は、そ
の実行後にオペランドのアドレスを保持するレジスタ
（図中では略）の値を指定のアドレスだけ増加させる。
また、（８）および（１１）のＦＤＡＡ命令は、第二・
三オペランドで指定される論理レジスタの値を読み出
し、それらを加算し、第一オペランドで指定される論理
レジスタに書き込む命令である。（１０）のＦＭＵＬ命
令は、第二・三オペランドで指定される論理レジスタの
値を読み出し、この２つの値を積算を行い第一オペラン
ドで指定される論理レジスタに書き込む命令である。

【００３６】図１１は、図９（本願発明のプロセッサ）
で示したプロセッサのアセンブラによる動作例を示す。
図１１では、この仮想プロセッサのロードレイテンシを
８、演算レイテンシを２とし、ＬＤ／ＳＴユニット、
（浮動小数点）演算器が２つ、ループ長を８とした場合
の実行の様子を表している。図１１の左側で横軸はイタ
レーション、縦軸は時間を表しており、各イタレーショ
ンの処理を表す箱の中には、図９に示したループ中の命
令の番号が、上記のレイテンシなどの条件を満たすよう
に配置されている。また、図１１の右側の表は、図７中
のＵ（Ｋ），Ｕ（Ｋ−１）に関係する論理レジスタ番号
（ＦＲ０，ＦＲ１，ＦＲ２，ＦＲ３）と、リードポイン
タとライトポインタの値の遷移が記されている。

【００３７】図１１に示すように、本方式では、後続の
イタレーションに関する同一論理レジスタへの書き込み
が読み出しに先行して実行されている。例えば、Ｋ＝
３，４，５，６の命令（７）がＫ＝２の命令（８）より
前に実行されている。また、ループの前の各レジスタに
関するポインタ設定によって、他の論理レジスタ番号に
より書き込まれた物理レジスタを別の論理レジスタ番号
で読み出しているのが、ＦＲ０とＦＲ１，ＦＲ２の関係
に表れている。これにより、ループ中での余分なコピー
命令を不要となっている。

【００３８】ここで、同じプログラムに関して、第一の
従来の技術によるレジスタ構成を有する同様の仮想プロ
セッサに適用した場合のアセンブラを図１０に示す。た
だし、論理レジスタ指定フィールドのｑ／ｎに関して
は、図９と同じである。また、（４）（６）（８）のＦ
ＭＯＶ命令に関しては、第二オペランドで与えられる論
理レジスタから値を読み出し、第一オペランドで与えら
れる論理レジスタに書き込む命令である。

【００３９】この命令列に対して、同様にＳＷＰＬを施
した場合、図１２に示す状況となる。ただし、図１２で
は使用されない演算器の命令フィールドは除いている。
図１２から分かるように、余分なコピー命令（４）
（６）（８）の挿入によりループ中の命令コードが増加
しており、さらに、イタレーション：ＫのＦＡＤＤＦ
Ｒ２．ｑ，ＦＲ０．ｑ，ＦＲ１．ｑ以降でなければ、Ｆ
Ｒ０のリードポインタが更新されないため、イタレーシ
ョン：Ｋ＋１のＦＭＯＶＦＲ１．ｑ，ＦＲ０．ｎが実
行できない。その結果、ＩＩ（Ｉｎｉｔｉａｔｉｏｎ
Ｉｎｔｅｒｖａｌ）が９に増大しており、性能低下をも
たらしている。

【００４０】以下では、図１１に関して、各時間毎の命
令の動作を詳細に説明を行う。時間０から時間３までの
間は、（７）の命令が実行される。命令（７）のＦＲ０
は．ｑ指定であるため、Ｕ（２）からＵ（５）が主記憶
から読み出され、論理レジスタＦＲ０のライトポインタ
が順次インクリメントされるので、物理レジスタ１から
４に順に書き込みが行われる。

【００４１】時間４では、Ｋ＝２の命令（８）とＫ＝６
の命令（７）が実行される。命令（７）では、論理レジ
スタＦＲ０のライトポインタで表される書き込み用の物
理レジスタ５に、主記憶からＵ（６）の値が格納され
る。また、命令中に．ｑ指定があるので、ライトポイン
タがインクリメントされる。命令（８）では、論理レジ
スタＦＲ０とＦＲ２のリードポインタは、命令（１）、
（３）により０と１に設定されているため、物理レジス
タ０と１からＵ（１）とＵ（２）の値を読み出して、加
算を行い、Ｚ（２）の値を生成し、論理レジスタＦＲ３
のライトポインタで表される書き込み用の物理レジスタ
１０に値を書き込む。また、使用した論理レジスタは全
て．ｑ指定であるので、それぞれのポインタはインクリ
メントされる。

【００４２】時間５では、Ｋ＝２の命令（９）（１０）
とＫ＝３の命令（８）、Ｋ＝７の命令（７）が実行され
る。命令（７）と命令（８）に関しては、時間４と同様
であり、命令（７）では、物理レジスタ６に主記憶から
Ｕ（７）が格納され、ライトポインタが更新される。命
令（８）では、物理レジスタ１と２からＵ（２）とＵ
（３）の値を読み出して、加算を行い物理レジスタ１１
へＺ（３）の値を格納し、各ポインタをインクリメント
する。命令（９）では、論理レジスタＦＲ２のリードポ
インタで表される物理レジスタ１０に保持されているＺ
（２）の値を、主記憶上のＺ（２）のアドレスへ書き戻
す。また、論理レジスタＦＲ２では、．ｎ指定であるの
で、リードポインタはインクリメントされない。命令
（１０）では、論理レジスタＦＲ１０は、スカラ変数Ｒ
の値が格納されており、論理レジスタＦＲ３のリードポ
インタで表される物理レジスタ１０に保持されているＺ
（２）の値とＦＲ１０の積を計算し、ＦＲ５のライトポ
インタで表される物理レジスタへ書き込まれ、ＦＲ３、
ＦＲ５は．ｑ指定であるため、ＦＲ３のリードポインタ
とＦＲ５のライトポインタがインクリメントされる。こ
こで、ＦＲ１０に関して、他論理レジスタへの定義によ
り内容を変更されないように、他論理レジスタが使用し
ない物理レジスタを使用するように設定しておく必要が
ある。これは、図７のプログラム例では、ループ長が８
と既知であるため、ループ中で書き込みに使用される論
理レジスタの初期値の内、最大の値＋ループ長で表され
る番号以上の値をＦＲ１０のリードポインタとしてい
る。

【００４３】時間６では、Ｋ＝２の命令（１１）、Ｋ＝
３の命令（９）（１０）、Ｋ＝４の命令（８）およびＫ
＝８の命令（７）が実行される。命令（７）と（８）に
関しては、時間４と同様であり、命令（７）では、物理
レジスタ７に主記憶からＵ（７）が格納され、ライトポ
インタが更新される。命令（８）では、物理レジスタ２
と３から、Ｕ（３）とＵ（４）の値を読み出して加算を
行い物理レジスタ１２へＺ（４）の値を格納し、各ポイ
ンタをインクリメントする。また、命令（９）と（１
０）に関しては、時間５と同様であり、命令（９）で
は、物理レジスタ１１に保持されているＺ（３）の値
を、主記憶上のＺ（３）のアドレスへ書き戻し、命令
（１０）では、物理レジスタ１１に保持されているＺ
（３）とＦＲ１０のスカラ変数Ｒの積を計算し、ＦＲ５
のライトポインタにより表される物理レジスタへ格納
し、各ポインタをインクリメントする。命令（１１）で
は、時間５に命令（１０）でＦＲ５のライトポインタが
表す物理レジスタへ書き込まれた値と、ＦＲ１のリード
ポインタで表される物理レジスタ１の内容を加算し、得
られた値をＦＲ６のライトポインタが表す物理レジスタ
へ格納し、各ポインタをインクリメントする。

【００４４】時間７では、Ｋ＝２の命令（１２）、Ｋ＝
３の命令（１１）、Ｋ＝４の命令（９）（１０）、Ｋ＝
５の命令（８）、およびＫ＝９の命令（７）が実行され
る。命令（７）と（８）に関しては、時間４と同様であ
り、命令（７）では、物理レジスタ８に主記憶からＵ
（８）が格納され、ライトポインタが更新される。命令
（８）では、物理レジスタ３と４から、Ｕ（４）とＵ
（５）の値を読み出して加算を行い物理レジスタ１３へ
Ｚ（５）の値を格納し、各ポインタをインクリメントす
る。また、命令（９）と（１０）に関しては、時間５と
同様であり、命令（９）では、物理レジスタ１２に保持
されているＺ（４）の値を、主記憶上のＺ（３）のアド
レスへ書き戻し、命令（１０）では、物理レジスタ１２
に保持されているＺ（４）とＦＲ１０のスカラ変数Ｒの
積を計算し、ＦＲ５のライトポインタにより表される物
理レジスタへ格納し、各ポインタをインクリメントす
る。命令（１１）に関しては、時間６に命令（１０）で
ＦＲ５のライトポインタが表す物理レジスタへ書き込ま
れた値と、物理レジスタ２の内容を加算し、得られた値
をＦＲ６のライトポインタが表す物理レジスタへ格納
し、書くポインタをインクリメントする。命令（１２）
では、時間６に命令（１１）でＦＲ６のライトポインタ
が表す物理レジスタから値を読み出し、主記憶上のＸ
（２）のアドレスに書き戻し、ＦＲ６のリードポインタ
をインクリメントする。

【００４５】時間８，９，１０，１１では、それぞれ、
Ｋ＝３，４，５，６の命令（１２）、Ｋ＝４，５，６，
７の命令（１１）、Ｋ＝５，６，７，８の命令（９）
（１０）、Ｋ＝６，７，８，９の命令（８）が実行され
る。命令（７）と（８）に関しては、時間４と同様であ
り、命令（８）では、各時間で物理レジスタ４と５、５
と６、６と７、７と８から、Ｕ（５）とＵ（６）、Ｕ
（６）とＵ（７）、Ｕ（７）とＵ（８）、Ｕ（８）とＵ
（９）の値を読み出して加算を行い物理レジスタ１４，
１５，１６，１７へＺ（６），Ｚ（７），Ｚ（８），Ｚ
（９）の値を格納していく。また、命令（９）と（１
０）に関しては、時間５と同様であり、命令（９）で
は、物理レジスタ１３，１４，１５，１６に保持されて
いる、Ｚ（５），Ｚ（６），Ｚ（７），Ｚ（８）の値を
主記憶上の対応するアドレスへ書き戻し、命令（１０）
では、物理レジスタ１３，１４，１５，１６に保持され
ているＺ（５），Ｚ（６），Ｚ（７），Ｚ（８）とＦＲ
１０のスカラ変数Ｒの積を計算し、ＦＲ５のライトポイ
ンタにより表される物理レジスタへ格納する。命令（１
１）に関しては、時間７，８，９，１０に命令（１０）
でＦＲ５のライトポインタが表す物理レジスタへ書き込
まれた値と、物理レジスタ３，４，５，６の内容を加算
し、得られた値をＦＲ６のライトポインタが表す物理レ
ジスタへ順次格納する。命令（１２）に関しては、命令
（１２）を実行する前の時間でＦＲ６のライトポインタ
が表す物理レジスタから値を読み出し、主記憶上のＸ
（３），Ｘ（４），Ｘ（５），Ｘ（６）のアドレスに書
き戻す。

【００４６】時間１２では、Ｋ＝７の命令（１２）、Ｋ
＝８の命令（１１）、Ｋ＝９の命令（９）（１０）が実
行される。命令（９）（１０）に関しては、時間５と同
様であり、命令（９）では、物理レジスタ１７に保持さ
れているＺ（９）の値を主記憶上の対応するアドレスへ
書き戻し、命令（１０）では、物理レジスタ１７の保持
されているＺ（９）とＦＲ１０のスカラ変数Ｒの積を計
算し、ＦＲ５のライトポインタにより表される物理レジ
スタへ格納する。命令（１１）に関しては、時間１１に
命令（１０）でＦＲ５のライトポインタが表す物理レジ
スタへ書き込まれた値と、物理レジスタ７の内容を加算
し、得られた値をＦＲ６のライトポインタが表す物理レ
ジスタが表す物理レジスタへ格納する。命令（１２）に
関しては、その実行の前の時間でＦＲ６のライトポイン
タが表す物理レジスタから値を読み出し、主記憶上のＸ
（７）のアドレスに書き戻す。

【００４７】時間１３では、Ｋ＝８の命令（１２）、Ｋ
＝９の命令（１１）が実行される。命令（１１）に関し
ては、時間１２に命令（１０）でＦＲ５のライトポイン
タが表す物理レジスタへ書き込まれた値と、物理レジス
タ８の内容を加算し、得られた値をＦＲ６のライトポイ
ンタが表す物理レジスタが表す物理レジスタへ格納す
る。命令（１２）に関しては、その実行の前の時間でＦ
Ｒ６のライトポインタが表す物理レジスタから値を読み
出し、主記憶上のＸ（８）のアドレスに書き戻す。

【００４８】時間１４では、Ｋ＝９の命令（１２）が実
行され、この命令（１２）に関しては、その実行の前の
時間でＦＲ６のライトポインタが表す物理レジスタから
値を読み出し、主記憶上のＸ（９）のアドレスに書き戻
す。

【００４９】（実施例２）本実施例は実施例１の変形で
あり、レジスタ制御部２０３とレジスタファイル２０４
を図８のような構成としたものである。本実施例では、
レジスタファイルとして、実施例１のように論理レジス
タ番号によりリード／ライトポインタを介して、物理レ
ジスタをアクセスするためのレジスタファイル４１１に
加えて、論理レジスタ番号と物理レジスタ番号が１対１
で対応し、他の論理レジスタ番号により破壊されない固
定用レジスタファイル４１２を加えている。これによ
り、実施例１の図７で示したコード中のＲのようなルー
プ中の定数をこの固定レジスタファイル中のレジスタ
（以下、固定レジスタと呼ぶ）を使用することにより、
コンパイラによる物理レジスタ管理を軽減する。

【００５０】本実施例では、固定レジスタ番号は連続的
であり、ある決められた番号より小さな番号であるとし
ている。また、レジスタファイルでは、固定レジスタ番
号用に別のレジスタファイルを設けており、他のレジス
タファイルと区別している。さらに、本実施例の変形と
して、レジスタファイルの一部を固定用のレジスタファ
イルとして使用する構成も考えられるが、ここでは述べ
ない。

【００５１】本実施例のレジスタ制御部の構成を表す図
８中で、図５と同じ番号を持つ構成要素に付いては、実
施例１と同様の動作を行うものであるので、本実施例で
は、実施例１と異なる部分について述べる。デコードス
テージから３０２−１，２を介して、送られて来る読み
込み用論理レジスタ番号と、書き込み用論理レジスタ番
号を比較器４０６ａ，ｂ，ｃで、固定レジスタ番号の最
大値＋１を保持する境界レジスタ４０７と比較を行い、
境界レジスタの値以上の値をしている論理レジスタ指定
フィールドに関しては、固定レジスタではないので、該
フィールドに関するものは、実施例１のように３０２−
１，２の値をインデックスとして、リードポインタ集合
とライトポインタ集合から、リードポインタとライトポ
インタを読み出し、その値を物理レジスタ番号として、
レジスタファイル２０４へ３０３−１または２または３
を介して出力するようにセレクタ４０９ａ，ｂ，ｃを比
較器４０６ａ，ｂ，ｃの出力により制御する。この時、
比較器４０６ａ，ｂ，ｃの結果もあわせてレジスタファ
イルへ３０３−３，４，５を介して出力する。レジスタ
ファイルでは、３０３−３，４，５の結果に基づいて、
３０３−１，２，３を固定レジスタファイル４１２へ入
力するか、レジスタファイル４１１へ入力するかを、ス
イッチ（ＳＷ）４１０ａ，ｂ，ｃで決定する。ここで、
比較器、４０６ｃの前段にバッファ４０２があるのは、
実施例１と同じ理由によるものである。

【００５２】また、境界レジスタ未満の値を指定してい
る論理レジスタ指定フィールドに関しては、固定レジス
タをアクセスするようにするため、該フィールドに対応
するセレクタ４０９ａまたはｂまたはｃを制御し、デコ
ードステージから送られて来る読み出し用論理レジスタ
番号、または書き込み用論理レジスタ番号をレジスタフ
ァイル２０４へ出力するようにする。同時に比較器４０
６ａ，ｂ，ｃの結果もレジスタファイル２０４へ出力さ
れ、この値に基づいてスイッチ４１０ａ，ｂ，ｃの制御
を行い該フィールドのものに関しては、４１１のレジス
タファイルへ入力するようにする。

【００５３】これにより、命令中の論理レジスタフィー
ルドに境界レジスタに保持される値以下の論理レジスタ
番号を使用しているものに関しては、その論理レジスタ
に対応する物理レジスタとして、固定用レジスタファイ
ル中のものをアクセスし、逆に大きな値を指定している
フィールドに関しては、Ｑｕｅｕｅ用レジスタファイル
をアクセスし、演算器、ＬＤ／ＳＴユニット、分岐ユニ
ットとの間でデータの受渡しを行うことになる。

【００５４】（実施例３）本実施例は実施例１の変形で
あり、ポインタ設定に関して、命令で指定される第一の
論理レジスタ番号のポインタ設定に関して、命令で指定
される第二の論理レジスタ番号のポインタを参照し、命
令で指定された即値を加えるためのものである。これ
は、論理レジスタ間の距離のみが問題で、各論理レジス
タが使用する物理レジスタのレジスタファイル中の位置
が問題にならない場合等に使用されるものである。本実
施例でのレジスタ制御ユニットの構成を図６に示す。

【００５５】ただし、同様の変形は実施例２にも適用可
能であり、同様の効果が得られるが、本実施例では実施
例１を基にした構成のみを示している。また、本実施例
の構成図である図６において、実施例１の図５と同じ番
号を有する構成要素に付いては、実施例１と同様の動作
を行うものであるので、本実施例では、実施例１と異な
る部分について述べる。

【００５６】本実施例の構成では、ポインタ設定命令以
外の際には、実施例１と全く同じ動作を行い、ポインタ
設定命令に関してのみ実施例１と動作が異なる。本実施
例のポインタ設定命令は２つの論理レジスタ指定フィー
ルドと１つの即値を指定できるオペランドを持ち、オペ
コードにより、指定を行うポインタの種類の選択を行
う。選択されたポインタの種類の集合、すなわち、リー
ドポインタ集合４００またはライトポインタ集合４０
１、の中で、第一の論理レジスタ指定フィールドにより
指定される論理レジスタ番号をインデックスとして、選
択されたポインタ集合中のポインタを書き込み可能な状
態とし、第二の論理レジスタ指定フィールドにより指定
される論理レジスタ番号をインデックスとして、選択さ
れたポインタ集合中のポインタを読みだし、命令で指定
される即値フィールドの値をデコードステージから３０
２−５から受取り、読み出したポインタの値と即値の値
を加算器４１３ａまたは、４１３ｂにより加算し、書き
込み可能な状態のポインタへ書き戻す。

【００５７】（実施例４）本実施例は実施例１の変形で
あり、ポインタ設定に関して、各ポインタの初期値とし
て予め決められたパターンがしてあり、ポインタ設定命
令実行により各ポインタの内容がそのパターンとなるも
のである。実施例１では、ＳＷＰＬ化されたループ内で
使用される論理レジスタに関するポインタ設定命令を実
行する必要があるため、ループ起動のオーバヘッドを生
じることになる。これに対して、本実施例のポインタ設
定方法により、コンパイラが適切に値の離れた論理レジ
スタ番号を使用するようにレジスタ割り付けを行うこと
により、このオーバヘッドは削減することが出来る。図
１３は、本実施例におけるレジスタ制御部の構成例を示
している。なお、図１３において、実施例１の図５と同
じ番号を有する構成要素に付いては、実施例１と同様の
動作を行うのであるので、本実施例では、実施例１と異
なる部分について述べる。

【００５８】本実施例の構成では、ポインタ設定命令以
外の際には、実施例１と全く同様の動作を行い、ポイン
タ設定命令に関してのみ実施例１と動作が異なる。本実
施例のポインタ設定命令は、論理レジスタ指定フィール
ドは持たず、即値指定フィールドのみをオペランドとす
る。この即値指定フィールドの値は、デコードステージ
よりレジスタ制御部へ３０２−５を介して入力される。
３０２−５はレジスタ制御部内のパターン生成回路４１
５において、リードポインタ集合４００とライトポイン
タ集合４０１に設定するポインタのパターンの選択に使
用され、パターン生成回路で生成された値を４１６ａ，
ｂを介してリードポインタ集合とライトポインタ集合中
の各ポインタに値を格納する。

【００５９】パターン生成回路内の機能例として、各論
理レジスタ番号に対応するポインタの内容を自論理レジ
スタ番号を（物理レジスタ数）／（論理レジスタ数）の
対数ビット分左シフトすることにより、各論理レジスタ
が使用する物理レジスタがレジスタファイル中で等間隔
にしたり、予めパターン生成回路内に初期値を持つポイ
ンタ集合を持ちポインタ設定命令により、リードポイン
タ集合とライトポインタ集合にコピーを行う等の方式が
考えられる。

【００６０】

【発明の効果】本発明では、全物理レジスタを指し示す
事のできるリードポインタとライトポインタを論理レジ
スタ毎に設け、命令のレジスタアクセス毎に、このポイ
ンタを物理レジスタ番号として使用する。また、命令で
指定のある場合は、物理レジスタアクセスに使用するポ
インタのインクリメントを行うことで、以降の同一論理
レジスタ番号への同種類のアクセスで異なる物理レジス
タを使用する事ができる。これにより、ＳＷＰＬにおけ
る同一論理レジスタへの書き込みと読み出しの順序保証
に伴う逐次化による命令レベル並列性の低下を防ぐこと
が可能となる効果がある。また、物理レジスタの切り替
えを指定のある命令実行毎に行うため、従来のレジスタ
リネーミングのように使用する物理レジスタを切り替え
るための命令の実行が不要となるという効果もある。

【００６１】また、物理レジスタアクセスにレジスタ指
定フィールドを直接用いていないので、命令中のレジス
タ指定フィールドが小さくても、大容量の物理レジスタ
ファイルを扱う事が可能になると言う効果がある。

【図面の簡単な説明】

【図１】ＳＷＰＬにおけるステージ分割の概要である。

【図２】ＳＷＰＬの動作概要である。

【図３】本発明によるプロセッサの概略構成図である。

【図４】本発明によるプロセッサの命令形式を表す図で
ある。

【図５】本発明によるレジスタ制御部の第１の構成図で
ある。

【図６】本発明によるレジスタ制御部の第２の構成図で
ある。

【図７】図３の装置で実行される処理のフォートランプ
ログラム例を示す図である。

【図８】本発明によるレジスタ制御部の第３の構成図で
ある。

【図９】図７を本発明のレジスタ構成を有する仮想プロ
セッサのアセンブラにより記述した例を示す図である。

【図１０】図７を第一の従来技術のレジスタ構成を有す
る仮想プロセッサのアセンブラにより記述した例を示す
図である。

【図１１】図９の仮想プロセッサ上の動作例である。

【図１２】図１０の仮想プロセッサ上の動作例である。

【図１３】本発明によるレジスタ制御部の第４の構成図
である。

【符号の説明】

１００主記憶、２００プロセッサ、２０１フェッチ、２０２デコード、２０３レジスタ制御部、２０４レジスタファイル、２０６ａ，２０６ｂ演算器、２０７分岐ユニット、４００リードポインタ集合、４０１ライトポインタ集合、４０２書き込み用論理レジスタ番号用バッファ、４０３書き込み用論理レジスタのモード用バッファ。

Claims

【特許請求の範囲】

【請求項１】論理レジスタ番号で指定される複数の論理
レジスタと、物理レジスタ番号で指定される複数の物理
レジスタから構成されるレジスタファイルと、論理レジ
スタ番号を任意の物理レジスタ番号に変換する手段を有
するプロセッサであって、第一の論理レジスタへの書き込み命令を複数回実行する
際、前記書き込み命令を契機として、順次異なる物理レ
ジスタへアクセスする手段と、論理レジスタからの読み出し命令を複数回実行する際、
前記読み出し命令を契機として、前記第一の論理レジス
タへの書き込み命令によって順次書き込まれた、前記物
理レジスタの順に物理レジスタの内容を、任意の箇所か
ら読み出す手段を有することを特徴とするプロセッサ。
【請求項２】請求項１のプロセッサにおいて、該論理レジスタ番号から物理レジスタ番号に変換する手
段は、各ポインタが全物理レジスタを指し示すリードポ
インタ群とライトポインタ群を有し、論理レジスタ番号と該論理レジスタ番号に対応するポイ
ンタを制御するレジスタ制御フィールドを有する命令中
の、論理レジスタ番号と、オペコードによって決められ
る前記レジスタ番号の論理レジスタに関するアクセスの
種類に応じて、リードポインタ群あるいはライトポイン
タ群の一方から、リードポインタあるいはライトポイン
タを読み出し、その内容が表す値を物理レジスタ番号と
してレジスタファイル中の物理レジスタへアクセスする
手段と、命令中の該論理レジスタ番号に対応するレジスタ制御フ
ィールドの値に応じて、該リードポインタあるいは該ラ
イトポインタの値を、該論理レジスタフィールドを含む
命令の実行を契機として、インクリメントし該論理レジ
スタ番号に対応するリードポインタ群あるいはライトポ
インタ群のリードポインタあるいはライトポインタに書
き戻す手段と、命令中の論理レジスタフィールドの論理レジスタ番号に
対応するリードポインタとライトポインタへ任意の値を
設定する命令を実行する手段を有するプロセッサ。
【請求項３】請求項１のプロセッサにおいて、該論理レジスタの内の一部の論理レジスタ番号を有する
論理レジスタは、固定的に同じ物理レジスタに対応付け
られているプロセッサ。
【請求項４】請求項２または請求項３のプロセッサにお
いて、論理レジスタへのアクセスの際に参照されるリードポイ
ンタとライトポインタの値を設定するポインタ設定命令
を実行する手段と、該ポインタ設定命令により指定される論理レジスタ番号
のリードポインタとライトポインタを選択し、該設定命
令で指定され、物理レジスタ番号を表す即値を該リード
ポインタとライトポインタに設定する手段を有するプロ
セッサ。
【請求項５】請求項２または請求項３のプロセッサにお
いて、論理レジスタへのアクセスの際に参照されるリードポイ
ンタとライトポインタの値を設定するポインタ設定命令
を実行する手段と、該ポインタ設定命令により指定される論理レジスタ番号
と該設定命令のオペコードによりリードポインタあるい
はライトポインタを選択し、該設定命令で指定され、物
理レジスタ番号を表す即値を選択した該ポインタに設定
する手段を有するプロセッサ。
【請求項６】請求項２または請求項３のプロセッサにお
いて、論理レジスタへのアクセスの際に参照されるリードポイ
ンタとライトポインタの値を設定するポインタ設定命令
を実行する手段と、該ポインタ設定命令により指定される第一の論理レジス
タ番号と第二の論理レジスタ番号により、リードポイン
タとライトポインタを選択し、第二の論理レジスタ番号
に対応するリードポインタとライトポインタに該ポイン
タ設定命令で指定され、両ポインタの差分を表す即値を
加算し、第一の論理レジスタ番号に対応するリードポイ
ンタとライトポインタに書き戻す手段を有するプロセッ
サ。
【請求項７】請求項２または請求項３のプロセッサにお
いて、論理レジスタへのアクセスの際に参照されるリードポイ
ンタとライトポインタの値を設定するポインタ設定命令
を実行する手段と、該ポインタ設定命令により指定される第一の論理レジス
タ番号と、第二の論理レジスタ番号と該ポインタ設定命
令のオペコードによりリードポインタあるいはライトポ
インタを選択し、第二の論理レジスタ番号に対応する該
ポインタに該ポインタ設定命令で指定され、両ポインタ
の差分を表す即値を加算し、第一の論理レジスタ番号に
対応するリードポインタあるいはライトポインタに書き
戻す手段を有するプロセッサ。
【請求項８】請求項２または請求項３のプロセッサにお
いて、論理レジスタへのアクセスの際に参照されるリー
ドポインタとライトポインタの値を設定するポインタ設
定命令を実行する手段を有し、該ポインタ設定命令の実
行によりリードポインタとライトポインタが予め決めら
れた値にセットされる手段を有するプロセッサ。