JPH059818B2 - - Google Patents
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- JPH059818B2 JPH059818B2 JP58137242A JP13724283A JPH059818B2 JP H059818 B2 JPH059818 B2 JP H059818B2 JP 58137242 A JP58137242 A JP 58137242A JP 13724283 A JP13724283 A JP 13724283A JP H059818 B2 JPH059818 B2 JP H059818B2
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- 238000000034 method Methods 0.000 description 15
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、性能の改善を有するパイプライン方
式のデータ処理装置におけるバツフア記憶制御方
式に関する。
式のデータ処理装置におけるバツフア記憶制御方
式に関する。
〔発明の背景〕
データ処理装置の処理速度を向上させる方式の
一つに、パイプライン方式とバツフア記憶方式が
ある。パイプライン方式は、命令の処理シーケン
スを命令フエツチ、解読、アドレス変換、オペラ
ンドフエツチ、実行などの複数のステツプに分
け、各命令について、これらのステツプをオーバ
ーラツプさせて処理することにより、複数命令の
並列処理を実現するものである。又、バツフア記
憶方式は、主記憶装置の他に高速バツフア記憶装
置を設けて、主記憶装置内の使用頻度の高い命令
やデータの写しを該バツフア記憶装置に格納して
おき、メモリ参照要求が発せられた時、バツフア
記憶装置をアクセスすることにより目的の命令や
データを得る方式である。一般に高速処理が要求
されるデータ処理装置においては、パイプライン
方式とバツフア記憶方式の両方を採用しているの
が普通である。
一つに、パイプライン方式とバツフア記憶方式が
ある。パイプライン方式は、命令の処理シーケン
スを命令フエツチ、解読、アドレス変換、オペラ
ンドフエツチ、実行などの複数のステツプに分
け、各命令について、これらのステツプをオーバ
ーラツプさせて処理することにより、複数命令の
並列処理を実現するものである。又、バツフア記
憶方式は、主記憶装置の他に高速バツフア記憶装
置を設けて、主記憶装置内の使用頻度の高い命令
やデータの写しを該バツフア記憶装置に格納して
おき、メモリ参照要求が発せられた時、バツフア
記憶装置をアクセスすることにより目的の命令や
データを得る方式である。一般に高速処理が要求
されるデータ処理装置においては、パイプライン
方式とバツフア記憶方式の両方を採用しているの
が普通である。
ところで、バツフア記憶装置を有するデータ処
理装置においては、バツフア記憶装置へのアクセ
スは、１つの命令あたり、命令フエツチで１回、
オペランドフエツチで１回または２回必要であ
り、命令フエツチで１回に２命令フエツチできた
としても、１命令あたり平均して1.5〜2.5回、バ
ツフア記憶装置へのアクセスが必要となる。従つ
てこのようなバツフア記憶装置を有するパイプラ
イン方式のデータ処理装置の場合、パイプライン
の処理能力は、1.5〜2.5サイクルで１命令しか実
行できない。
理装置においては、バツフア記憶装置へのアクセ
スは、１つの命令あたり、命令フエツチで１回、
オペランドフエツチで１回または２回必要であ
り、命令フエツチで１回に２命令フエツチできた
としても、１命令あたり平均して1.5〜2.5回、バ
ツフア記憶装置へのアクセスが必要となる。従つ
てこのようなバツフア記憶装置を有するパイプラ
イン方式のデータ処理装置の場合、パイプライン
の処理能力は、1.5〜2.5サイクルで１命令しか実
行できない。
このため、従来、バツフア記憶装置を命令フエ
ツチ用バツフア記憶装置とオペランド用バツフア
記憶装置とに分割して構成し、両バツフア記憶装
置をそれぞれ独立にアクセスすることにより、１
命令あたり１サイクルピツチのパイプラインを実
現するバツフア記憶制御方式が提案されている
（例えば、特開昭53−37341号、特開昭55−87361
号）。しかしながら、SS命令のマルチインストラ
クシヨン処理やベクトル命令等、同時に２つのメ
モリオペランドが必要な命令は、１命令あたり２
回のバツフア記憶装置へのアクセスが必要であ
り、このような命令に関しては、上記のように命
令フエツチ用バツフア記憶装置とオペランド用バ
ツフア記憶装置とに分割しても、オペランド用バ
ツフア記憶装置はシリアルにしかアクセスできな
いため、パイプライン処理能力は２サイクルで１
命令しが実行できない欠点を有している。
ツチ用バツフア記憶装置とオペランド用バツフア
記憶装置とに分割して構成し、両バツフア記憶装
置をそれぞれ独立にアクセスすることにより、１
命令あたり１サイクルピツチのパイプラインを実
現するバツフア記憶制御方式が提案されている
（例えば、特開昭53−37341号、特開昭55−87361
号）。しかしながら、SS命令のマルチインストラ
クシヨン処理やベクトル命令等、同時に２つのメ
モリオペランドが必要な命令は、１命令あたり２
回のバツフア記憶装置へのアクセスが必要であ
り、このような命令に関しては、上記のように命
令フエツチ用バツフア記憶装置とオペランド用バ
ツフア記憶装置とに分割しても、オペランド用バ
ツフア記憶装置はシリアルにしかアクセスできな
いため、パイプライン処理能力は２サイクルで１
命令しが実行できない欠点を有している。
本発明の目的は、バツフア記憶装置を有するパ
イプライン方式のデータ処理装置において、同時
に２つのメモリオペランドが必要な命令のパイプ
ライン処理を高速化する。
イプライン方式のデータ処理装置において、同時
に２つのメモリオペランドが必要な命令のパイプ
ライン処理を高速化する。
本発明の要点は、バツフア記憶装置を各々独立
してアクセス可能なオペランド専用の第１バツフ
ア記憶装置とオペランドおよび命令フエツチ共用
の第２バツフア記憶装置とに分割して構成し、こ
のうち、第２バツフア記憶装置を通常は命令フエ
ツチに用いるが、同時に２つのメモリオペランド
が必要な命令の場合は、該第２バツフア記憶装置
を第１バツフア記憶装置と同じくオペランドフエ
ツチに用いて、各々同時にアクセスし、２つのメ
モリオペランドを同時に得ることを可能にしたも
のである。また、第２バツフア記憶装置ではオペ
ランド要求と命令フエツチ要求のぶつかりが発生
することがあるが、この場合は優先回路により、
例えばオペランド要求を優先して選択するように
したものである。
してアクセス可能なオペランド専用の第１バツフ
ア記憶装置とオペランドおよび命令フエツチ共用
の第２バツフア記憶装置とに分割して構成し、こ
のうち、第２バツフア記憶装置を通常は命令フエ
ツチに用いるが、同時に２つのメモリオペランド
が必要な命令の場合は、該第２バツフア記憶装置
を第１バツフア記憶装置と同じくオペランドフエ
ツチに用いて、各々同時にアクセスし、２つのメ
モリオペランドを同時に得ることを可能にしたも
のである。また、第２バツフア記憶装置ではオペ
ランド要求と命令フエツチ要求のぶつかりが発生
することがあるが、この場合は優先回路により、
例えばオペランド要求を優先して選択するように
したものである。
第１図は本発明にかゝるバツフア記憶制御方式
の一実施例のブロツク図を示す。図において、命
令レジスタ１には、バツフア記憶装置あるいは主
記憶装置からフエツチされて命令バツフア（図示
せず）にキユーイングされている命令が、１命令
ずつ切り出されてセツトされる。デコード回路２
は命令（命令コード）をデコードする回路であ
る。３は命令のオペランド部を入力してオペラン
ドアドレスを計算するユニツトで、これは２組の
オペランドアドレス生成回路３−１と３−２より
なる。オペランドアドレス生成回路３−１，３−
２の動作はデコード回路２の制御下にあり、１つ
のメモリオペランドのみを必要とする命令では常
にオペランドアドレス生成回路３−１によりオペ
ランドアドレスが生成され、２つのメモリオペラ
ンドが必要な命令では両オペランドアドレス生成
回路３−１，３−２により同時に２つのオペラン
ドアドレスが生成される。なお、オペランドアド
レス生成回路３−２からは、生成されたオペラン
ドアドレスと共に後述するバツフア記憶装置１０
−２に対するオペランド要求も出力される。
の一実施例のブロツク図を示す。図において、命
令レジスタ１には、バツフア記憶装置あるいは主
記憶装置からフエツチされて命令バツフア（図示
せず）にキユーイングされている命令が、１命令
ずつ切り出されてセツトされる。デコード回路２
は命令（命令コード）をデコードする回路であ
る。３は命令のオペランド部を入力してオペラン
ドアドレスを計算するユニツトで、これは２組の
オペランドアドレス生成回路３−１と３−２より
なる。オペランドアドレス生成回路３−１，３−
２の動作はデコード回路２の制御下にあり、１つ
のメモリオペランドのみを必要とする命令では常
にオペランドアドレス生成回路３−１によりオペ
ランドアドレスが生成され、２つのメモリオペラ
ンドが必要な命令では両オペランドアドレス生成
回路３−１，３−２により同時に２つのオペラン
ドアドレスが生成される。なお、オペランドアド
レス生成回路３−２からは、生成されたオペラン
ドアドレスと共に後述するバツフア記憶装置１０
−２に対するオペランド要求も出力される。
命令フエツチ制御回路４は所定のタイミングで
命令フエツチ要求を発行する回路であり、命令フ
エツチアドレス生成回路５は該命令フエツチ要求
に従い次の命令フエツチアドレスを計算する回路
である。優先回路６は、命令フエツチ制御回路４
の命令フエツチ要求とオペランドアドレス生成回
路３−２のオペランド要求との処理の優先順位を
決定する回路で、命令フエツチ要求とオペランド
要求のいずれか一方がオンの場合は、当該要求を
そのまゝ選択するが、両方が共にオンの場合はオ
ペランド要求を優先して選択する。７は選択回路
であり、優先回路６の出力により命令フエツチア
ドレス生成回路５の命令フエツチアドレスあるい
はオペランドアドレス生成回路３−２のオペラン
ドアドレスを選択する。８，９はバツフア記憶ア
ドレスレジスタであり、そのうちのアドレスレジ
スタ８には常にオペランドアドレス生成回路３−
１のオペランドアドレスがセツトされるが、アド
レスレジスタ９には命令フエツチアドレス生成回
路５の命令フエツチアドレスあるいはオペランド
アドレス生成回路３−２のオペランドアドレスが
セツトされる。
命令フエツチ要求を発行する回路であり、命令フ
エツチアドレス生成回路５は該命令フエツチ要求
に従い次の命令フエツチアドレスを計算する回路
である。優先回路６は、命令フエツチ制御回路４
の命令フエツチ要求とオペランドアドレス生成回
路３−２のオペランド要求との処理の優先順位を
決定する回路で、命令フエツチ要求とオペランド
要求のいずれか一方がオンの場合は、当該要求を
そのまゝ選択するが、両方が共にオンの場合はオ
ペランド要求を優先して選択する。７は選択回路
であり、優先回路６の出力により命令フエツチア
ドレス生成回路５の命令フエツチアドレスあるい
はオペランドアドレス生成回路３−２のオペラン
ドアドレスを選択する。８，９はバツフア記憶ア
ドレスレジスタであり、そのうちのアドレスレジ
スタ８には常にオペランドアドレス生成回路３−
１のオペランドアドレスがセツトされるが、アド
レスレジスタ９には命令フエツチアドレス生成回
路５の命令フエツチアドレスあるいはオペランド
アドレス生成回路３−２のオペランドアドレスが
セツトされる。
１０はバツフア記憶装置であり、これは各々独
立してアクセス可能なオペランド専用バツフア記
憶装置１０−１とオペランドおよび命令フエツチ
共用バツフア記憶装置１０−２よりなる。両バツ
フア記憶装置１０−１，１０−２は同一構造と
し、同一内容を格納しておけば制御は簡単である
が、勿論、これにこだわる必要はない。例えば、
バツフア記憶装置１０−１はオペランド専用であ
るため、これへの命令の登録は省略してもよい。
１１はバツフア記憶装置１０−１から読み出され
た内容がセツトされるバツフア記憶出力レジス
タ、１２はバツフア記憶装置１０−２から読み出
された内容がセツトされる同じくバツフア記憶出
力レジスタである。出力レジスタ１１の内容は常
に演算ユニツトに転送されるが、出力レジスタ１
２の内容は選択回路１３を介し、命令バツフアあ
るいは演算ユニツトに転送される。選択回路１３
は、選択回路７と同様に優先回路６により制御さ
れる。
立してアクセス可能なオペランド専用バツフア記
憶装置１０−１とオペランドおよび命令フエツチ
共用バツフア記憶装置１０−２よりなる。両バツ
フア記憶装置１０−１，１０−２は同一構造と
し、同一内容を格納しておけば制御は簡単である
が、勿論、これにこだわる必要はない。例えば、
バツフア記憶装置１０−１はオペランド専用であ
るため、これへの命令の登録は省略してもよい。
１１はバツフア記憶装置１０−１から読み出され
た内容がセツトされるバツフア記憶出力レジス
タ、１２はバツフア記憶装置１０−２から読み出
された内容がセツトされる同じくバツフア記憶出
力レジスタである。出力レジスタ１１の内容は常
に演算ユニツトに転送されるが、出力レジスタ１
２の内容は選択回路１３を介し、命令バツフアあ
るいは演算ユニツトに転送される。選択回路１３
は、選択回路７と同様に優先回路６により制御さ
れる。
以下、第１図の動作を説明するが、はじめメモ
リオペランドが１つしかない命令（例えばRX，
RS，SI形式の命令）が命令レジスタ１にセツト
された場合の通常の動作について説明する。
リオペランドが１つしかない命令（例えばRX，
RS，SI形式の命令）が命令レジスタ１にセツト
された場合の通常の動作について説明する。
デコード回路２は命令レジスタ１の命令コード
をデコードし、当該命令が１つのメモリオペラン
ドしかない形式の場合、オペランドアドレス生成
回路３−１に対してのみ起動をかける。デコード
回路２から起動のかけられたオペランドアドレス
生成回路３−１は、命令レジスタ１の所定オペラ
ンド部を入力してオペランドアドレスを計算し、
バツフア記憶アドレスレジスタ８にセツトする。
該アドレスレジスタ８の内容でバツフア記憶装置
１０−１がアクセスされ、該バツフア記憶装置１
０−１から読み出された内容（オペランドデー
タ）はバツフア記憶出力レジスタ１１を介して演
算ユニツトへ転送される。
をデコードし、当該命令が１つのメモリオペラン
ドしかない形式の場合、オペランドアドレス生成
回路３−１に対してのみ起動をかける。デコード
回路２から起動のかけられたオペランドアドレス
生成回路３−１は、命令レジスタ１の所定オペラ
ンド部を入力してオペランドアドレスを計算し、
バツフア記憶アドレスレジスタ８にセツトする。
該アドレスレジスタ８の内容でバツフア記憶装置
１０−１がアクセスされ、該バツフア記憶装置１
０−１から読み出された内容（オペランドデー
タ）はバツフア記憶出力レジスタ１１を介して演
算ユニツトへ転送される。
一方、命令フエツチ制御回路４は所定のタイミ
ングで命令フエツチ要求を発行し、該命令のフエ
ツチ要求を受け取る毎に命令フエツチアドレス生
成回路５は次の命令フエツチアドレスを計算して
出力する。同時に命令フエツチ制御回路４の命令
フエツチ要求は優先回路６にも与えられる。優先
回路６は、オペランドアドレス生成回路３−２か
らのオペランド要求がない場合、上記命令フエツ
チ要求をそのまゝ選択し、選択回路７に対して、
命令フエツチアドレス生成回路５の命令フエツチ
アドレスを選択すべく選択信号を発する。これに
より、選択回路７は命令フエツチアドレスを選択
し、バツフア記憶アドレスレジスタ９にセツトす
る。記アドレスレジスタ９の内容でバツフア記憶
装置１０−２がアクセスされ、該バツフア記憶装
置１０−２から読み出された内容（命令）はバツ
フア記憶出力レジスタ１２にセツトされた後、選
択回路１３を介して命令バツフアへ転送される。
選択回路１３の動作は選択回路７と連動してお
り、選択回路７が命令フエツチアドレスを選択し
た時、出力バスとして命令バツフアを選択する。
ングで命令フエツチ要求を発行し、該命令のフエ
ツチ要求を受け取る毎に命令フエツチアドレス生
成回路５は次の命令フエツチアドレスを計算して
出力する。同時に命令フエツチ制御回路４の命令
フエツチ要求は優先回路６にも与えられる。優先
回路６は、オペランドアドレス生成回路３−２か
らのオペランド要求がない場合、上記命令フエツ
チ要求をそのまゝ選択し、選択回路７に対して、
命令フエツチアドレス生成回路５の命令フエツチ
アドレスを選択すべく選択信号を発する。これに
より、選択回路７は命令フエツチアドレスを選択
し、バツフア記憶アドレスレジスタ９にセツトす
る。記アドレスレジスタ９の内容でバツフア記憶
装置１０−２がアクセスされ、該バツフア記憶装
置１０−２から読み出された内容（命令）はバツ
フア記憶出力レジスタ１２にセツトされた後、選
択回路１３を介して命令バツフアへ転送される。
選択回路１３の動作は選択回路７と連動してお
り、選択回路７が命令フエツチアドレスを選択し
た時、出力バスとして命令バツフアを選択する。
上記命令レジスタ１、オペランドアドレス生成
回路３−１、バツフア記憶装置１０−１等のルー
トと、命令フエツチ制御回路４、命令フエツチア
ドレス生成回路５、バツフア記憶装置１０−２等
のルートは、各々独立に動作しており、バツフア
記憶装置１０−１，１０−２よりそれぞれ並列に
オペランド、命令が読み出される。
回路３−１、バツフア記憶装置１０−１等のルー
トと、命令フエツチ制御回路４、命令フエツチア
ドレス生成回路５、バツフア記憶装置１０−２等
のルートは、各々独立に動作しており、バツフア
記憶装置１０−１，１０−２よりそれぞれ並列に
オペランド、命令が読み出される。
次に、本発明の特徴である２つのメモリオペラ
ンドを有する命令（例えばSS形式の命令）が命
令レジスタ１にセツトされた場合について説明す
る。
ンドを有する命令（例えばSS形式の命令）が命
令レジスタ１にセツトされた場合について説明す
る。
デコード２は命令レジスタ１の命令コードをデ
コードし、当該命令が２つのメモリオペランドを
有する形式の場合、オペランドアドレス生成回路
３−１，３−２の両方に対して起動をかける。デ
コード回路２から起動のかけられたオペランドア
ドレス生成回路３−１は命令レジスタ１の所定オ
ペランド部を入力してオペランドアドレス（例え
ば第１オペランドアドレス）を計算し、バツフア
記憶アドレスレジスタ８にセツトする。該アドレ
スレジスタ８の内容でバツフア記憶装置１０−１
がアクセスされ、該バツフア記憶装置１０−１か
ら読み出された内容（例えば第１オペランドデー
タ）はバツフア記憶出力レジスタ１１を介して演
算ユニツトへ転送される。このバツフア記憶装置
１０−１の動作は先のメモリオペランドが１つし
かない命令の場合と同じである。
コードし、当該命令が２つのメモリオペランドを
有する形式の場合、オペランドアドレス生成回路
３−１，３−２の両方に対して起動をかける。デ
コード回路２から起動のかけられたオペランドア
ドレス生成回路３−１は命令レジスタ１の所定オ
ペランド部を入力してオペランドアドレス（例え
ば第１オペランドアドレス）を計算し、バツフア
記憶アドレスレジスタ８にセツトする。該アドレ
スレジスタ８の内容でバツフア記憶装置１０−１
がアクセスされ、該バツフア記憶装置１０−１か
ら読み出された内容（例えば第１オペランドデー
タ）はバツフア記憶出力レジスタ１１を介して演
算ユニツトへ転送される。このバツフア記憶装置
１０−１の動作は先のメモリオペランドが１つし
かない命令の場合と同じである。
一方、オペランドアドレス生成回路３−２で
も、命令レジスタ１の所定オペランド部を入力し
てオペランドアドレス（例えば第２オペランドア
ドレス）を計算し、それをオペランド要求ととも
に出力する。優先回路６は、オペランドアドレス
生成回路３−２からオペランド要求が発行される
と、そのとき命令フエツチ制御回路４からの命令
フエツチ要求が同時にあつても該オペランド要求
を選択し、選択回路７に対してオペランドアドレ
ス生成回路３−２のオペランドアドレスを選択す
べく信号を発する。これにより、オペランドアド
レス生成回路３−２のオペランドアドレスが選択
回路７を通つてバツフア記憶アドレスレジスタ９
にセツトされてバツフア記憶装置１０−２がアク
セスされ、該バツフア記憶装置１０−２から読み
出された内容（例えば第２オペランドデータ）は
バツフア記憶出力レジスタ１２、選択回路７と連
動している選択回路１３を通つて演算ユニツトへ
転送される。
も、命令レジスタ１の所定オペランド部を入力し
てオペランドアドレス（例えば第２オペランドア
ドレス）を計算し、それをオペランド要求ととも
に出力する。優先回路６は、オペランドアドレス
生成回路３−２からオペランド要求が発行される
と、そのとき命令フエツチ制御回路４からの命令
フエツチ要求が同時にあつても該オペランド要求
を選択し、選択回路７に対してオペランドアドレ
ス生成回路３−２のオペランドアドレスを選択す
べく信号を発する。これにより、オペランドアド
レス生成回路３−２のオペランドアドレスが選択
回路７を通つてバツフア記憶アドレスレジスタ９
にセツトされてバツフア記憶装置１０−２がアク
セスされ、該バツフア記憶装置１０−２から読み
出された内容（例えば第２オペランドデータ）は
バツフア記憶出力レジスタ１２、選択回路７と連
動している選択回路１３を通つて演算ユニツトへ
転送される。
以上の様に、２つのメモリオペランドを有する
命令が命令レジスタ１にセツトされた場合、バツ
フア記憶装置１０−１，１０−２はいずれもオペ
ランド用となり、第１オペランドと第２オペラン
ドが同時に得られる。
命令が命令レジスタ１にセツトされた場合、バツ
フア記憶装置１０−１，１０−２はいずれもオペ
ランド用となり、第１オペランドと第２オペラン
ドが同時に得られる。
なお、一般に２つのメモリオペランドを有する
命令の処理時間は大であり、命令フエツチ要求の
優先順位をオペランド要求より低くしても、命令
バツフアが空になることはない。又、多くの命令
はメモリオペランドが１つであり、この場合は従
来と同様の性能が得られる。
命令の処理時間は大であり、命令フエツチ要求の
優先順位をオペランド要求より低くしても、命令
バツフアが空になることはない。又、多くの命令
はメモリオペランドが１つであり、この場合は従
来と同様の性能が得られる。
第２図はパイプライン処理の一例を示すタイム
チヤートで、ａが従来方式の例、ｂが本発明方式
の例である。第２図中、横軸はサイクルで縦軸は
命令を示し、又、Ｄは命令解読（デコード）、Ａ
はアドレス変換、Ｌはオペランドフエツチ、Ｅは
命令実行の各処理ステツプを示す。なお、第２図
では命令フエツチのステツプは省略してある。第
２図から分かる様に、例えば命令２が２メモリオ
ペランド形式の場合、従来はバツフア記憶装置を
オペランド用と命令フエツチ用に分けても、オペ
ランドフエツチL1，L2にはT3，T4の２サイクル
必要であるのに対し、本発明はT3サイクルで２
つのオペランドフエツチが同時に実行される。
チヤートで、ａが従来方式の例、ｂが本発明方式
の例である。第２図中、横軸はサイクルで縦軸は
命令を示し、又、Ｄは命令解読（デコード）、Ａ
はアドレス変換、Ｌはオペランドフエツチ、Ｅは
命令実行の各処理ステツプを示す。なお、第２図
では命令フエツチのステツプは省略してある。第
２図から分かる様に、例えば命令２が２メモリオ
ペランド形式の場合、従来はバツフア記憶装置を
オペランド用と命令フエツチ用に分けても、オペ
ランドフエツチL1，L2にはT3，T4の２サイクル
必要であるのに対し、本発明はT3サイクルで２
つのオペランドフエツチが同時に実行される。
以上説明した如く、本発明においては、バツフ
ア記憶装置をオペランド専用のバツフア記憶装置
とオペランドおよび命令フエツチ共用のバツフア
記憶装置とに分割して構成することにより、オペ
ランドと命令フエツチが各々独立に並行して処理
できると共に、同時に２つのメモリオペランドが
必要な命令のパイプライン処理を高速化すること
ができる。さらに、本発明では、命令オペランド
共用のバツフア記憶装置側には、オペランドおよ
び命令フエツチの処理の優先順位を決定する回路
を設ける構成としたことにより、オペランドと命
令フエツチのぶつかりに対処でき、また、命令フ
エツチ制御回路はオペランド要求の存在を意識す
ることなく（回路構成を複雑化することなく）命
令フエツチ要求を所定タイミングで発行すること
が可能になる。
ア記憶装置をオペランド専用のバツフア記憶装置
とオペランドおよび命令フエツチ共用のバツフア
記憶装置とに分割して構成することにより、オペ
ランドと命令フエツチが各々独立に並行して処理
できると共に、同時に２つのメモリオペランドが
必要な命令のパイプライン処理を高速化すること
ができる。さらに、本発明では、命令オペランド
共用のバツフア記憶装置側には、オペランドおよ
び命令フエツチの処理の優先順位を決定する回路
を設ける構成としたことにより、オペランドと命
令フエツチのぶつかりに対処でき、また、命令フ
エツチ制御回路はオペランド要求の存在を意識す
ることなく（回路構成を複雑化することなく）命
令フエツチ要求を所定タイミングで発行すること
が可能になる。
第１図は本発明によるバツフア記憶制御方式の
一実施例を示す図、第２図は従来と本発明方式に
よるパイプライン処理の一例を示す図である。 １……命令レジスタ、２……デコード回路、３
−１，３−３……オペランドアドレス生成回路、
４……命令フエツチ制御回路、５……命令フエツ
チアドレス生成回路、６……優先回路、７，１３
……選択回路、８，９……バツフア記憶アドレス
レジスタ、１０−１，１０−２……バツフア記憶
装置、１１，１２……バツフア記憶出力レジス
タ。
一実施例を示す図、第２図は従来と本発明方式に
よるパイプライン処理の一例を示す図である。 １……命令レジスタ、２……デコード回路、３
−１，３−３……オペランドアドレス生成回路、
４……命令フエツチ制御回路、５……命令フエツ
チアドレス生成回路、６……優先回路、７，１３
……選択回路、８，９……バツフア記憶アドレス
レジスタ、１０−１，１０−２……バツフア記憶
装置、１１，１２……バツフア記憶出力レジス
タ。
Claims (1)
- 【特許請求の範囲】 １ バツフア記憶装置を有するパイプライン方式
のデータ処理装置において、 命令フエツチ要求を所定のタイミングで発行す
る命令フエツチ制御回路と、 前記命令フエツチ要求に従い命令フエツチアド
レスを生成する命令フエツチアドレス生成回路
と、 命令がセツトされる命令レジスタと、 前記命令のオペランド部を入力してそれぞれオ
ペランドアドレスを生成する第１及び第２のオペ
ランドアドレス生成回路と、 前記命令により、前記第１のオペランドアドレ
ス生成回路のみあるいは前記第１及び第２のオペ
ランドアドレス生成回路の両方を同時に動作せし
める制御回路と、 前記命令フエツチアドレス生成回路で生成され
る命令フエツチアドレスと前記第２のオペランド
アドレス生成回路で生成されるオペランドアドレ
スによる処理の優先順位を決定する優先回路と、 前記第１のオペランドアドレス生成回路のオペ
ランドアドレスでアクセスされるオペランド専用
バツフア記憶装置と、 前記優先回路で決定された、前記第２のオペラ
ンドアドレス生成回路のオペランドアドレスある
いは前記命令フエツチアドレス生成回路の命令フ
エツチアドレスでアクセスされる命令オペランド
共用バツフア記憶装置と、 を具備していることを特徴とするデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137242A JPS6027966A (ja) | 1983-07-27 | 1983-07-27 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137242A JPS6027966A (ja) | 1983-07-27 | 1983-07-27 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027966A JPS6027966A (ja) | 1985-02-13 |
| JPH059818B2 true JPH059818B2 (ja) | 1993-02-08 |
Family
ID=15194090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137242A Granted JPS6027966A (ja) | 1983-07-27 | 1983-07-27 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027966A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363020A (ja) * | 1986-09-04 | 1988-03-19 | Semiconductor Energy Lab Co Ltd | 液晶電気光学装置作製方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587362A (en) * | 1978-12-22 | 1980-07-02 | Fujitsu Ltd | Buffer memory control system |
| JPS6027046A (ja) * | 1983-07-25 | 1985-02-12 | Nec Corp | 情報処理装置 |
-
1983
- 1983-07-27 JP JP58137242A patent/JPS6027966A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587362A (en) * | 1978-12-22 | 1980-07-02 | Fujitsu Ltd | Buffer memory control system |
| JPS6027046A (ja) * | 1983-07-25 | 1985-02-12 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6027966A (ja) | 1985-02-13 |
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