JPH0679296B2 - 多重仮想アドレス空間アクセス方法およびデータ処理装置 - Google Patents

多重仮想アドレス空間アクセス方法およびデータ処理装置

Info

Publication number
JPH0679296B2
JPH0679296B2 JP1247324A JP24732489A JPH0679296B2 JP H0679296 B2 JPH0679296 B2 JP H0679296B2 JP 1247324 A JP1247324 A JP 1247324A JP 24732489 A JP24732489 A JP 24732489A JP H0679296 B2 JPH0679296 B2 JP H0679296B2
Authority
JP
Japan
Prior art keywords
register
address
base
access
conversion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1247324A
Other languages
English (en)
Other versions
JPH03109656A (ja
Inventor
富士雄 涌井
正彦 田上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Computer Engineering Co Ltd filed Critical Hitachi Ltd
Priority to JP1247324A priority Critical patent/JPH0679296B2/ja
Priority to DE4029986A priority patent/DE4029986C2/de
Priority to US07/587,031 priority patent/US5355461A/en
Publication of JPH03109656A publication Critical patent/JPH03109656A/ja
Publication of JPH0679296B2 publication Critical patent/JPH0679296B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/109—Address translation for multiple virtual address spaces, e.g. segmentation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、実行中のプログラムが複数の空間のオペラン
ドを同時にアクセスすることのできるデータ処理装置に
係り、特に、多重仮想アドレス空間をアクセスする際
に、アクセスレジスタ（AR）変換により、論理アドレス
から実アドレスへのアドレス変換に使用する変換テーブ
ルの基点アドレス（STO）を求めるデータ処理装置に関
する。
［従来の技術］ 従来のコンピュータアーキテクチャーでは、多重仮想ア
ドレス空間より１つのアドレス空間を決定するため、命
令のオペランド論理アドレス計算用に使用するベースレ
ジスタに対応するアクセスレジスタ（以下ARという）に
より空間識別子（以下ALETという）を指定し、このALET
に対しシステムが提供するテーブル索引等の手段（アク
セスレジスタ変換：以下AR変換という）により、該仮想
アドレス空間に用意された変換テーブルの基点アドレス
（以下STOという）を求める事が可能である。又、求め
られたALETとSTOの変換対を記憶するメモリ（以下ALB）
を設け、AR変換の高速化を図っている。
一方、 1.ベースレジスタ番号に対応したARに保持されているAL
ETが、‘0'であった時には、求めるSTOは制御レジスタ
１番に保持されているプライマリーSTO（以下PSTOとい
う）とし、 2.該ALETが‘1'であった時には、求めるSTOは制御レジ
スタ７番に保持されているセカンダリーSTO（以下SSTO
という）としている。
なお、この種のデータ処理装置としては、特公昭60−41
379号公報に開示されたものが挙げられる。
［発明が解決しようとする課題］ 前述した従来技術は、いずれも、命令のオペランドアド
レス計算からオペランドデータ読み出しまでの処理の間
に発生する、ベース番号に対応したARに保持されている
ALETからSTOを求める処理（AR変換）において、 該ALETが‘0'であるか否か。
該ALETが‘1'であるか否か。
の二つの判定処理が必要となり、両判定処理のいず
れも条件成立しない時に、ALETとSTOの変換対を記憶し
たALBを参照し、更にALBに求める変換対がない時には、
AR変換を行なって、求めるSTOを得る。
このため、STOを求めるまでに、上記判定処理、に
よるオーバーヘッドが発生する問題があった。
本発明の目的はこのオーバーヘッドを低減することがで
きる仮想アドレス空間 アクセス方法およびデータ処理装置を提供することにあ
る。
本発明の他の目的は、ALETとSTOの変換対を記憶するメ
モリ（ALB）へのアクセスタイムが長い場合において、R
X形式の命令実行ごとのALBアクセスのオーバーヘッドを
低減することができる仮想アドレス空間アクセス方法お
よびデータ処理装置を提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明による多重仮想アド
レス空間アクセス方法は、命令によりベースレジスタと
して指定される汎用レジスタと、該汎用レジスタに対応
するアクセスレジスタと、制御レジスタとを備えたデー
タ処理装置において、オペランドアドレス計算時、前記
アクセスレジスタの内容を空間識別子として該空間識別
子にアクセスレジスタ変換を施すことによりアドレス変
換のための基点アドレスを求める多重仮想アドレス空間
アクセス方法であって、前記アクセスレジスタの空間識
別子が特定の値であるか否かを検出して、該検出結果を
前記アスセスレジスタ対応に保持するとともに、前記ア
クセスレジスタの内容に応じて逐次更新し、命令により
ベースレジスタとして指定された汎用レジスタに対応す
る前記アクセスレジスタに保持されている空間識別子に
基づいて前記基点アドレスを求める際に、当該アクセス
レジスタに対応して保持されている前記検出結果にした
がって、前記制御レジスタに予め保持されている基点ア
ドレスまたは前記アクセスレジスタ変換により得られた
基点アドレスのいずれかを選択するようにしたものであ
る。
本発明によるデータ処理装置は、命令によりベースレジ
スタとして指定される複数の汎用レジスタと、該汎用レ
ジスタ対応に空間識別子を保持する複数のアクセスレジ
スタと、該アクセスレジスタに保持された空間識別子を
アドレス変換のための基点アドレスに変換するアクセス
レジスタ変換手段と、任意の基点アドレスを保持する制
御レジスタとを備え、命令により指示されたベースレジ
スタに対応する前記アクセスレジスタに保持された空間
識別子が予め定めた値であるとき前記制御レジスタに格
納された基点アドレスをアドレス変換に用いるデータ処
理装置において、前記アクセスレジスタに保持された空
間識別子が予め定めた値であるか否かを検出する空間識
別子検出手段と、該空間識別子検出手段の検出結果を前
記アクセスレジスタ対応に保持する複数の検出結果保持
手段と、該複数の検出結果保持手段のうち、前記命令に
より指示されたベースレジスタに対応する検出結果保持
手段の出力に応じて、前記アクセスレジスタ変換による
基点アドレスまたは前記制御レジスタ内の基点アドレス
を選択する基点アドレス選択手段とを具備したものであ
る。
本発明による他のデータ処理装置は、命令によりベース
レジスタとして指定される複数の汎用レジスタと、該汎
用レジスタ対応に空間識別子を保持する複数のアクセス
レジスタと、該アクセスレジスタに保持された空間識別
子をアドレス変換のための基点アドレスに変換するアク
セスレジスタ変換手段と、それぞれ任意の基点アドレス
を保持する第１および第２の制御レジスタトを備え、命
令により指示されたベースレジスタに対応する前記アク
セスレジスタに保持された空間識別子が予め定めた第１
の値または第２の値であるときそれぞれ前記第１または
第２の制御レジスタに格納された基点アドレスをアドレ
ス変換に用い、前記第１または第２の値以外の値である
とき前記アクセスレジスタ変換により求められた基点ア
ドレスをアドレス変換に用いるデータ処理装置におい
て、前記アクセスレジスタに保持された空間識別子が前
記第１または第２の値であるか否かを検出する複数の空
間識別子検出手段と、該空間識別子検出手段の検出結果
を前記アクセスレジスタ対応に保持する複数の検出結果
保持手段と、該複数の検出結果保持手段のうち、前記命
令により指示されたベースレジスタに対応する検出結果
保持手段の出力に応じて、前記第１もしくは第２制御レ
ジスタ内の基点アドレスまたは前記アクセスレジスタ変
換による基点アドレスを選択する基点アドレス選択手段
とを具備したものである。
本発明によるさらに他のデータ処理装置は、命令により
ベースレジスタとして使用される複数の汎用レジスタ
と、該汎用レジスタ対応に空間識別子を保持する複数の
アクセスレジスタと、該アクセスレジスタに保持された
空間識別子をアドレス交換のための基点アドレスに変換
するアクセスレジスタ変換手段と、該変換を受けた空間
識別子および変換結果としての基点アドレスの変換対を
格納する変換対メモリと、任意の基点アドレスを保持す
る制御レジスタとを備えた、データ処理装置において、
前記アクセスレジスタに保持された空間識別子が予め定
めた値であるか否かを検出する空間識別子検出手段と、
該空間識別子検出手段の各検出結果を前記アクセスレジ
スタ対応に保持する複数の検出結果保持手段と、該複数
の検出結果保持手段のうち、前記命令により指示された
ベースレジスタに対応する検出結果保持手段の出力に応
じて、前記変換対メモリからの基点アドレスまたは前記
制御レジスタ内の基点アドレスを選択する基点アドレス
選択手段とを具備したものである。
本発明による別のデータ処理装置は、命令によりベース
レジスタとして指定される複数の汎用レジスタと、該汎
用レジスタ対応に空間識別子を保持する複数のアクセス
レジスタと、該アクセスレジスタに保持された空間識別
子をアドレス変換のための基点アドレスに変換するアク
セスレジスタ変換手段と、任意の基点アドレスを保持す
る制御レジスタとデータ処理装置において、前記アクセ
スレジスタに保持された空間識別子が予め定めた値であ
るか否かを検出する空間識別子検出手段と、該空間識別
子検出手段の検出結果を前記アクセスレジスタ対応に保
持する複数の検出結果保持手段と、前記複数のアクセス
レジスタ対応に設けられ、前記アクセスレジスタ変換手
段により得られた基点アドレスを保持する複数の基点ア
ドレスレジスタと、前記ベースレジスタを指定する信号
にしたがって前記複数の基点アドレスレジスタを選択す
る第１の選択手段と、前記複数の検出結果保持手段のう
ち、前記命令により指示されたベースレジスタに対応す
る検出結果保持手段の出力に応じて、前記第１の選択手
段からの基点アドレスまたは前記制御レジスタ内の基点
アドレスを選択する第２の選択手段とを具備したもので
ある。
本発明によるさらに別のデータ処理装置は、命令により
ベースレジスタとして使用される複数の汎用レジスタ
と、該汎用レジスタ対応に空間識別子を保持する複数の
アクセスレジスタと、該アクセスレジスタに保持された
空間識別子をアドレス変換のための基点アドレスに変換
するアクセスレジスタ変換手段と、該変換を受けた空間
識別子および変換結果としての基点アドレスの変換対を
格納する変換対メモリと、任意の基点アドレスを保持す
る制御レジスタとデータ処理装置において、前記アクセ
スレジスタに保持された空間識別子が予め定めた値であ
るか否かを検出する空間識別子検出手段と、該空間識別
子検出手段の各検出結果を前記アクセスレジスタ対応に
保持する複数の検出結果保持手段と、前記複数のアクセ
スレジスタ対応に設けられ、前記変換対メモリから得ら
れた基点アドレスを保持する複数の基点アドレスレジス
タと、前記ベースレジスタを指定する信号にしたがって
前記複数の基点アドレスレジスタを選択する第１の選択
手段と、前記複数の検出結果保持手段のうち、前記命令
により指示されたベースレジスタに対応する検出結果保
持手段の出力に応じて、前記第１の選択手段からの基点
アドレスまたは前記制御レジスタ内の基点アドレスを選
択する第２の選択手段とを具備したものである。
本発明による今一つのデータ処理装置は、命令によりベ
ースレジスタとして使用される複数の汎用レジスタと、
該汎用レジスタ対応に空間識別子を保持する複数のアク
セルレジスタと、該アクセルレジスタに保持された空間
識別子をアドレス変換のための基点アドレスに変換する
アクセスレジスタ変換手段と、該変換を受けた空間識別
子および変換結果としての基点アドレスの変換対を格納
する変換対メモリと、任意の基点アドレスを保持する制
御レジスタとを備えた、データ処理装置において、前記
アクセスレジスタに保持された空間識別子が予め定めた
値であるか否かを検出する空間識別子検出手段と、該複
数の空間識別子検出手段の各検出結果をそれぞれ保持す
る複数の検出結果保持手段と、前記複数のアクセスレジ
スタ対応に設けられ、前記変換対メモリから得られた基
点アドレスを保持する複数の基点アドレスレジスタと、
該複数の基点アドレスレジスタ対応に設けられ、当該基
点アドレスの有効性を示すデータを保持する複数の有効
レジスタと、前記ベースレジスタを指定する信号にした
がって前記複数の基点アドレスレジスタおよび対応する
前記有効レジスタを選択する第１の選択手段と、前記複
数の検出結果保持手段のうち、前記命令により指示され
たベースレジスタに対応する検出結果保持手段の出力に
応じて、前記第１の選択手段により得られる基点アドレ
スまたは前記制御レジスタ内の基点アドレスを選択する
第２の選択手段と、前記第１の選択手段により選択され
た有効レジスタのデータおよび前記検出結果保持手段の
出力に基づいて、前記第２の選択手段により選択された
基点アドレスの有効性を判定する有効判定手段とを具備
したものである。
［作用］ 本発明の多重仮想アドレス空間アクセス方法において
は、命令のベース番号に対応するアスセスレジスタに保
持されている空間識別子（ALET）に基づいて仮想アドレ
ス空間のアドレス変換を行う際に必要な基点アドレス
（STO）を求めるとき、当該アクセスレジスタ対応に保
持されている空間識別子検出結果に応じて、制御レジス
タに保持されている基点アドレスまたはアクセスレジス
タ変換により求まる基点アドレスのいずれかを選択す
る。
基点アドレスを保持する制御レジスタは、複数であって
もよく、その場合、制御レジスタが選択されるときに
は、そのいずれか一つの制御レジスタの基点アドレスが
選択される。
本発明によれば、論理アドレスから実アドレスを求める
ために、アクセスレジスタ変換を行なう必要のある処理
装置環境において、各アクセスレジスタ内の空間識別子
の値が‘0'または‘1'に変化したとき、前記各手段によ
りこれを検出・保持しておくことにより、オペランドア
ドレス計算ごとの、命令で指定されたARのALETが‘0'ま
たは‘1'であるかの判定処理が不要となり、高速なアド
レス変換を行うことができる。
すなわち、変換対メモリ（ALB）内の空間識別子と基点
アドレスの変換対を参照するのと同時に、前記手段によ
り、空間識別子が‘0'又は‘1'であるかの検出結果が利
用できるため、ALB参照前の空間識別子の判定が不要と
なり、高速なアドレス変換を行うことができ、ひいては
データ処理装置の処理性能を向上させることが可能とな
る。
また、各アクセスレジスタ対応に基点アドレスを保持す
る複数の基点アドレスレジスタを設けた場合、該基点ア
ドレスレジスタが有効な間はALBをアクセスせずに、基
点アドレスレジスタを用いることができる。
すなわち、命令が指定したアクセスレジスタ内の空間識
別子にて仮想アドレス空間アクセスを行うときに、当該
アクセスレジスタに対応した空間識別子検出結果に応じ
て、アクセスレジスタ変換による基点アドレスを選択し
たとき、当該アクセスレジスタに対応した基点アドレス
レジスタの内容が有効であれば、対応する基点アドレス
レジスタに保持された基点アドレスをアドレス変換に用
い、基点アドレスレジスタの内容が無効であれば、再
度、当該空間識別子のアクセスレジスタ変換を行い、求
めた基点アドレスを当該基点アドレスレジスタに格納す
るとともに当該基点アドレスレジスタの内容を有効に
し、以下、前記と同様にアドレス変換を行う。
本発明によれば、ALBへのアクセスタイムが長い場合にA
LBへのアクセス回数を低減し、処理性能を向上させるこ
とができる。
［実施例］ 以下、本発明の一実施例を図面により詳細に説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
り、命令のオペランドデータ読み出し時の実アドレスを
求める動作に必要な部分のブロック図である。
第１図において、１は命令レジスタ、５は汎用レジスタ
（GPR）群、６はアクセスレジスタ（AR）群、９はアド
レス計算機、12はALET変換回路、15はSTOセレクトフラ
グレジスタ、17はALB、18はSTOセレクタ、19は制御レジ
スタ１（CR1）、20は制御レジスタ７（CR7）、21は有効
レジスタ、22は基点アドレス（STO）レジスタ、23は論
理アドレス変換機構、25は主記憶装置、26はSTO有効判
定回路、29はAR変換機構である。
主記憶25から読み出された命令は、命令レジスタ１にセ
ットされ、その命令形式により、必要なオペランドデー
タがバッファ記憶装置（図示せず）または主記憶25から
読み出される。この実施例においては、一例としてRX形
式の命令（例えば、Ｌ命令）が命令レジスタ１に入って
いるものとする。命令レジスタ１内の命令のB2フィール
ド及びX2フィールドの内容は、信号線2,3を介して汎用
レジスタ群５に与えられ、それぞれが、１つの汎用レジ
スタを選択する。これらの選択された汎用レジスタの内
容は、信号線7,8を介してアドレス計算機９に入力され
る。一方、命令のD2フィールドの内容は、信号線４を介
してアドレス計算機９に入力される。
アドレス計算機９は、アドレス計算の結果、仮想アドレ
ス空間内部のアドレスとなる実効論理アドレスを求め、
この実効論理アドレスを信号線10を介して、アドレス変
換機構23に送出する。
他方、命令のB2フィールドにより選択された汎用レジス
タに対応するAR群６内の１つのAR内に保持されているAL
ETが読み出され、該ALETは、信号線11を介して、ALET変
換回路12に送出される。
ALET変換回路12は、ALETと基点アドレス（STO）の変換
対を記憶するALBを参照するためのアドレス生成を行う
ためのものである。この生成されたアドレスは、信号線
14を介して、ALB参照アドレスレジスタ16にセットされ
る。
ALB参照アドレスレジスタ16からは、信号線16aを介し
て、ALB17が参照される。ALB17内には、STOのデータと
このSTOデータが有効であるか否かを示すデータ（以
下、Ｖデータという）とが登録されている。参照結果と
して信号線17aを介してSTOが送出され、信号線17bを介
してＶデータが送出される。さらに、信号線17aを介し
たSTOはSTOレジスタ22に、信号線17aを介したＶデータ
は有効レジスタ21にセットされる。
一方、各ARでは、保持されるALETが信号線6aを介してAL
ET検出回路13へ入力される。ALET検出回路13は、本実施
例では各AR対応に用意されており、その機能を第２図に
示す。
第２図の各ALET検出回路13は、入力されたALETが‘0'で
あれば‘1'を出力し、また、ALET‘1'であれば‘2'を出
力し、ALETが‘0'でも‘1'でもないときは、‘0'を信号
線13aに出力する。信号線13a上の出力値を保持するため
に各ALET検出回路13に対応して設けられたSTOセレクト
フラグレジスタ15に入力される。この検出回路13は、詳
細な内部構成を示さないが組合せ論理回路により容易に
構成することができる。
本実施例において、各AR6から各STOセレクトフラグレジ
スタ15へ値がセットされる動作は、AR6内のALETが変化
したときに行われるものとするが、変化後であっても、
実アドレスを生成するために必要なSTOを求める以前
で、かつ、ALETがさらに変化しない間であれば、任意時
点に行うことも可能である。また、検出回路13を各AR対
応に複数設けたが、本発明の所期の目的達成のためには
STOセレクトフラグレジスタ15をAR対応に設ければ足
り、検出回路13については単一の検出回路をすべてのAR
6に共用する構成とすることもできる。この場合、単一
の検出回路の前後にセレクタを設ければよい。
命令のB2フィールドで選択された一つのSTOセレクトフ
ラグレジスタ15の内容が信号線15aを介して、STO有効判
定回路26に入力される。
STO有効判定回路26へは、前記有効レジスタ21からの出
力も信号線21aを介して入力され、このSTO有効判定回路
26は第３図に示した機能を有する。
第３図では、信号線15aからの入力をＳとし、信号線21a
の入力をＶとするSTO有効判定回路26の内部機能を示
す。本回路26の出力ZVは、次の二つの条件のいずれかが
成立したときに‘1'となる。
条件1:S≠０である。
条件2:S＝０かつＶ＝１である。
本回路26の出力ZVは信号線26aを介して、AR変換機構29
へ伝えられる。この回路26も組合せ論理回路により容易
に構成することができる。
第１図に戻り、STOセレクトフラグレジスタからの信号
線15aは、STOレジスタ22、CR1（19）およびCR7（20）に
保持されている各STOがそれぞれ出力される信号線22a,1
9a,20aとともに、STOセレクタ18に入力される。このSTO
セレクタ18では、信号線15aをセレクト制御線として、
この信号線の値が‘0'の時には、ALB17からのSTOである
信号線22aを、値が‘1'のときには、CR1からのSTOであ
る信号19aを、値が‘2'であるときにはCR7からのSTOで
ある信号線20aを選択する。
選択結果は、信号線31を介して、論理アドレス変換機構
23に入力される。
一方、STO有効判定回路26からの出力信号線26aが‘0'の
ときは、AR変換機構29へその旨伝えられ、AR変換を起動
する。AR変換機構29は、信号線28を介して、主記憶25を
参照し、STOを求める。求めたSTOは、信号線29aを介し
て、STO書き込みレジスタ32にセットされる。さらに、
信号線29bを介して該STO書き込みレジスタ32が有効であ
ることを示すＶ書き込みレジスタ33が‘1'にセットされ
る。各書き込みレジスタ32,33へのセットが完了する
と、信号線29cを介して、書き込み信号が送出され、前
記書き込みレジスタの内容がALB17内に格納される。
これにより、信号線17bは‘1'となり、ALB17に格納され
たSTOが信号線17aに出力され、以下、同様に、STOセレ
クタ18を経由して、論理アドレス変換機構23に入力され
る。
論理アドレス変換機構23は、入力された実効論理アドレ
スとSTOとを用いて、実アドレスを生成し、その実アド
レスを、信号線24に送出する。この実アドレスは信号線
24を介してバッファ記憶装置あるいは主記憶25へ送出さ
れ、オペランドの読み出しに用いられる。
第４図は、前記第１図の装置に対し、有効レジスタ21、
STOレジスタ22をAR対応に設け、命令のB2フィールドを
出力する信号線２によりこれらのレジスタ群を選択する
ようにした本発明の第２の実施例の構成を示す。すなわ
ち、STOレジスタ群22のうち一つのSTOレジスタが、B2フ
ィールドにしたがって制御されるセレクタ22bにより選
択され、STOセレクタ18に供給される。また、有効レジ
スタ群21のうち一つの有効レジスタが、B2フィールドに
より制御されるセレクタ21bにより選択され、STO有効判
定回路26に供給される。有効レジスタ21,STOレジスタ22
へのセットは、第１図の命令のB2フィールドで選択され
たAR内のALETに基づいて行われるのではなく、STOセレ
クトフラグレジスタ15の更新と同じく、対応するAR内の
ALETが変化したときに、該ALETが信号線11に読みださ
れ、このALETによるALB参照結果が、有効レジスタ21とS
TOレジスタ22とにセットされる。
このため、命令レジスタ１にＬ命令が格納されていると
すると、信号線10を介して実効論理アドレスを論理アド
レス変換機構23に送出するまでは同様であるが、B2フィ
ールドで選択されたAR6のALETでALEB17を参照するので
はなく、B2フィールドつまり信号線２により、対応する
有効レジスタ21とSTOレジスタ22とを選択し、この選択
結果をそれぞれ信号線21a,22aに出力し、以下、同様の
手順で処理を行うので、ALBアクセス回数が低減され、A
LB17のアクセスタイムが長い場合には、処理性能の向上
を図ることができる。
［発明の効果］ 以上説明したように、本発明によれば、基点アドレスを
求めるアクセスレジスタ変換において、変換対を記憶す
るALBを参照する前に、従来オーバーヘッドであったALE
Tが‘0'であるか‘1'であるかの判定処理をなくすこと
により処理性能の向上を図ることができる。
また、ALBアクセス回数を低減することにより、ALBのア
クセスタイムが長い場合には、実質的にALBアクセスタ
イムを短縮することが可能になる。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図中のALET検出回路の機能の説明図、第３図
は第１図中のSTO有効判定回路の機能の説明図、第４図
は本発明の他の実施例の構成を示すブロック図である。 １……命令レジスタ、５……汎用（GPR）レジスタ群、
６……アクセスレジスタ（AR）群、９……アドレス計算
機、12……ALET変換回路、13……ALET検出回路、15……
STOセレクトフラグレジスタ、17……ALB、19……制御レ
ジスタ１（CR1）、20……制御レジスタ７（CR7）、21…
…有効レジスタ、22……STOレジスタ、23……論理アド
レス変換機構、25……主記憶装置、29……アクセスレジ
スタ変換機構。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】命令によりベースレジスタとして指定され
    る汎用レジスタと、該汎用レジスタに対応するアクセス
    レジスタと、制御レジスタとを備えたデータ処理装置に
    おいて、オペランドアドレス計算時、前記アクセスレジ
    スタの内容を空間識別子として該空間識別子にアクセス
    レジスタ変換を施すことによりアドレス変換のための基
    点アドレスを求める多重仮想アドレス空間アクセス方法
    であって、 前記アクセスレジスタの空間識別子が特定の値であるか
    否かを検出して、該検出結果を前記アクセスレジスタ対
    応に保持するとともに、前記アクセスレジスタの内容に
    応じて逐次更新し、命令によりベースレジスタとして指
    定された汎用レジスタに対応する前記アクセスレジスタ
    に保持されている空間識別子に基づいて前記基点アドレ
    スを求める際に、当該アクセスレジスタに対応して保持
    されている前記検出結果にしたがって、前記制御レジス
    タに予め保持されている基点アドレスまたは前記アクセ
    スレジスタ変換により得られた基点アドレスのいずれか
    を選択することを特徴とする多重仮想アドレス空間アク
    セス方法。
  2. 【請求項２】命令によりベースレジスタとして指定され
    る複数の汎用レジスタと、該汎用レジスタ対応に空間識
    別子を保持する複数のアクセスレジスタと、該アクセス
    レジスタに保持された空間識別子をアドレス変換のため
    の基点アドレスに変換するアクセスレジスタ変換手段
    と、任意の基点アドレスを保持する制御レジスタとを備
    え、命令により指示されたベースレジスタに対応する前
    記アクセスレジスタに保持された空間識別子が予め定め
    た値であるとき前記制御レジスタに格納された基点アド
    レスをアドレス変換に用いるデータ処理装置において、 前記アクセスレジスタに保持された空間識別子が予め定
    めた値であるか否かを検出する空間識別子検出手段と、 該空間識別子検出手段の検出結果を前記アクセスレジス
    タ対応に保持する複数の検出結果保持手段と、 該複数の検出結果保持手段のうち、前記命令により指示
    されたベースレジスタに対応する検出結果保持手段の出
    力に応じて、前記アクセスレジスタ変換による基点アド
    レスまたは前記制御レジスタ内の基点アドレスを選択す
    る基点アドレス選択手段と を具備したことを特徴とするデータ処理装置。
  3. 【請求項３】命令によりベースレジスタとして指定され
    る複数の汎用レジスタと、該汎用レジスタ対応に空間識
    別子を保持する複数のアクセスレジスタと、該アクセス
    レジスタに保持された空間識別子をアドレス変換のため
    の基点アドレスに変換するアクセスレジスタ変換手段
    と、それぞれ任意の基点アドレスを保持する第１および
    第２の制御レジスタとを備え、命令により指示されたベ
    ースレジスタに対応する前記アクセスレジスタに保持さ
    れた空間識別子が予め定めた第１の値または第２の値で
    あるときそれぞれ前記第１または第２の制御レジスタに
    格納された基点アドレスをアドレス変換に用い、前記第
    １または第２の値以外の値であるとき前記アクセスレジ
    スタ変換により求められた基点アドレスをアドレス変換
    に用いるデータ処理装置において、 前記アクセスレジスタに保持された空間識別子が前記第
    １または第２の値であるか否かを検出する複数の空間識
    別子検出手段と、 該空間識別子検出手段の検出結果を前記アクセスレジス
    タ対応に保持する複数の検出結果保持手段と、 該複数の検出結果保持手段のうち、前記命令により指示
    されたベースレジスタに対応する検出結果保持手段の出
    力に応じて、前記第１もしくは第２制御レジスタ内の基
    点アドレスまたは前記アクセスレジスタ変換による基点
    アドレスを選択する基点アドレス選択手段と を具備したことを特徴とするデータ処理装置。
  4. 【請求項４】命令によりベースレジスタとして使用され
    る複数の汎用レジスタと、該汎用レジスタ対応に空間識
    別子を保持する複数のアクセスレジスタと、該アクセス
    レジスタに保持された空間識別子をアドレス変換のため
    の基点アドレスに変換するアクセスレジスタ変換手段
    と、該変換を受けた空間識別子および変換結果としての
    基点アドレスの変換対を格納する変換対メモリと、任意
    の基点アドレスを保持する制御レジスタとを備えたデー
    タ処理装置において、 前記アクセスレジスタに保持された空間識別子が予め定
    めた値であるか否かを検出する空間識別子検出手段と、 該空間識別子検出手段の各検出結果を前記アクセスレジ
    スタ対応に保持する複数の検出結果保持手段と、 該複数の検出結果保持手段のうち、前記命令により指示
    されたベースレジスタに対応する検出結果保持手段の出
    力に応じて、前記変換対メモリからの基点アドレスまた
    は前記制御レジスタ内の基点アドレスを選択する基点ア
    ドレス選択手段と を具備したことを特徴とするデータ処理装置。
  5. 【請求項５】命令によりベースレジスタとして指定され
    る複数の汎用レジスタと、該汎用レジスタ対応に空間識
    別子を保持する複数のアクセスレジスタと、該アクセス
    レジスタに保持された空間識別子をアドレス変換のため
    の基点アドレスに変換するアクセスレジスタ変換手段
    と、任意の基点アドレスを保持する制御レジスタとを備
    えたデータ処理装置において、 前記アクセスレジスタに保持された空間識別子が予め定
    めた値であるか否かを検出する空間識別子検出手段と、 該空間識別子検出手段の検出結果を前記アクセスレジス
    タ対応に保持する複数の検出結果保持手段と、 前記複数のアクセスレジスタ対応に設けられ、前記アク
    セスレジスタ変換手段により得られた基点アドレスを保
    持する複数の基点アドレスレジスタと、 前記ベースレジスタを指定する信号にしたがって前記複
    数の基点アドレスレジスタを選択する第１の選択手段
    と、 前記複数の検出結果保持手段のうち、前記命令により指
    示されたベースレジスタに対応する検出結果保持手段の
    出力に応じて、前記第１の選択手段からの基点アドレス
    または前記制御レジスタ内の基点アドレスを選択する第
    ２の選択手段とを具備したことを特徴とするデータ処理
    装置。
  6. 【請求項６】命令によりベースレジスタとして使用され
    る複数の汎用レジスタと、該汎用レジスタ対応に空間識
    別子を保持する複数のアクセスレジスタと、該アクセス
    レジスタに保持された空間識別子をアドレス変換のため
    の基点アドレスに変換するアクセスレジスタ変換手段
    と、該変換を受けた空間識別子および変換結果としての
    基点アドレスの変換対を格納する変換対メモリと、任意
    の基点アドレスを保持する制御レジスタとを備えたデー
    タ処理装置において、 前記アクセスレジスタに保持された空間識別子が予め定
    めた値であるか否かを検出する空間識別子検出手段と、 該空間識別子検出手段の各検出結果を前記アクセスレジ
    スタ対応に保持する複数の検出結果保持手段と、 前記複数のアクセスレジスタ対応に設けられ、前記変換
    対メモリから得られた基点アドレスを保持する複数の基
    点アドレスレジスタと、 前記ベースレジスタを指定する信号にしたがって前記複
    数の基点アドレスレジスタを選択する第１の選択手段
    と、 前記複数の検出結果保持手段のうち、前記命令により指
    示されたベースレジスタに対応する検出結果保持手段の
    出力に応じて、前記第１の選択手段からの基点アドレス
    または前記制御レジスタ内の基点アドレスを選択する第
    ２の選択手段とを具備したことを特徴とするデータ処理
    装置。
  7. 【請求項７】命令によりベースレジスタとして使用され
    る複数の汎用レジスタと、該汎用レジスタ対応に空間識
    別子を保持する複数のアクセスレジスタと、該アクセス
    レジスタに保持された空間識別子をアドレス変換のため
    の基点アドレスに変換するアクセスレジスタ変換手段
    と、該変換を受けた空間識別子および変換結果としての
    基点アドレスの変換対を格納する変換対メモリと、任意
    の基点アドレスを保持する制御レジスタとを備えたデー
    タ処理装置において、 前記アクセスレジスタに保持された空間識別子が予め定
    めた値であるか否かを検出する空間識別子検出手段と、 該複数の空間識別子検出手段の各検出結果をそれぞれ保
    持する複数の検出結果保持手段と、 前記複数のアクセスレジスタ対応に設けられ、前記変換
    対メモリから得られた基点アドレスを保持する複数の基
    点アドレスレジスタと、 該複数の基点アドレスレジスタ対応に設けられ、当該基
    点アドレスの有効性を示すデータを保持する複数の有効
    レジスタと、 前記ベースレジスタを指定する信号にしたがって前記複
    数の基点アドレスレジスタおよび対応する前記有効レジ
    スタを選択する第１の選択手段と、 前記複数の検出結果保持手段のうち、前記命令により指
    示されたベースレジスタに対応する検出結果保持手段の
    出力に応じて、前記第１の選択手段により得られる基点
    アドレスまたは前記制御レジスタ内の基点アドレスを選
    択する第２の選択手段と、 前記第１の選択手段により選択された有効レジスタのデ
    ータおよび前記検出結果保持手段の出力に基づいて、前
    記第２の選択手段により選択された基点アドレスの有効
    性を判定する有効判定手段と を具備したことを特徴とするデータ処理装置。
JP1247324A 1989-09-22 1989-09-22 多重仮想アドレス空間アクセス方法およびデータ処理装置 Expired - Fee Related JPH0679296B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP1247324A JPH0679296B2 (ja) 1989-09-22 1989-09-22 多重仮想アドレス空間アクセス方法およびデータ処理装置
DE4029986A DE4029986C2 (de) 1989-09-22 1990-09-21 Vorrichtung zum Zugreifen auf mehrere virtuelle Adreßräume
US07/587,031 US5355461A (en) 1989-09-22 1990-09-24 Method of and apparatus for selecting an origin address for use in translating a logical address in one of a plurality of virtual address spaces to a real address in a real address space

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1247324A JPH0679296B2 (ja) 1989-09-22 1989-09-22 多重仮想アドレス空間アクセス方法およびデータ処理装置

Publications (2)

Publication Number Publication Date
JPH03109656A JPH03109656A (ja) 1991-05-09
JPH0679296B2 true JPH0679296B2 (ja) 1994-10-05

Family

ID=17161705

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1247324A Expired - Fee Related JPH0679296B2 (ja) 1989-09-22 1989-09-22 多重仮想アドレス空間アクセス方法およびデータ処理装置

Country Status (3)

Country Link
US (1) US5355461A (ja)
JP (1) JPH0679296B2 (ja)
DE (1) DE4029986C2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5713035A (en) * 1995-03-31 1998-01-27 International Business Machines Corporation Linking program access register number with millicode operand access
JP4958341B2 (ja) * 2001-03-23 2012-06-20 ナカバヤシ株式会社 シュレッダーの細断屑ならし圧縮装置
US6782464B2 (en) * 2001-07-17 2004-08-24 International Business Machines Corporation Mapping a logical address to a plurality on non-logical addresses

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761881A (en) * 1971-06-30 1973-09-25 Ibm Translation storage scheme for virtual memory system
JPS51115737A (en) * 1975-03-24 1976-10-12 Hitachi Ltd Adress conversion versus control system
US4050094A (en) * 1976-04-30 1977-09-20 International Business Machines Corporation Translator lookahead controls
JPS52149444A (en) * 1976-06-08 1977-12-12 Fujitsu Ltd Multiplex virtual space processing data processing system
US4355355A (en) * 1980-03-19 1982-10-19 International Business Machines Corp. Address generating mechanism for multiple virtual spaces
US4521846A (en) * 1981-02-20 1985-06-04 International Business Machines Corporation Mechanism for accessing multiple virtual address spaces
US4473878A (en) * 1981-11-23 1984-09-25 Motorola, Inc. Memory management unit
JPS6041380A (ja) * 1983-08-16 1985-03-05 Sony Corp テレビジヨン受像機
JPS6041379A (ja) * 1984-07-10 1985-03-05 Matsushita Electric Ind Co Ltd 交直両用テレビジヨン受像機
JPS6041378A (ja) * 1984-07-10 1985-03-05 Matsushita Electric Ind Co Ltd テレビジヨン信号処理装置
US5008811A (en) * 1988-02-10 1991-04-16 International Business Machines Corp. Control mechanism for zero-origin data spaces
US4945480A (en) * 1988-02-10 1990-07-31 International Business Machines Corporation Data domain switching on program address space switching and return
US5023773A (en) * 1988-02-10 1991-06-11 International Business Machines Corporation Authorization for selective program access to data in multiple address spaces
US5134696A (en) * 1988-07-28 1992-07-28 International Business Machines Corp. Virtual lookaside facility
US5159677A (en) * 1988-11-21 1992-10-27 International Business Machines Corp. Method and system for storing data in and retrieving data from a non-main storage virtual data space
JPH0761158B2 (ja) * 1990-09-28 1995-06-28 松下電器産業株式会社 動き補償予測フレーム間符号化装置

Also Published As

Publication number Publication date
DE4029986A1 (de) 1991-04-04
US5355461A (en) 1994-10-11
JPH03109656A (ja) 1991-05-09
DE4029986C2 (de) 1996-06-05

Similar Documents

Publication Publication Date Title
US5295251A (en) Method of accessing multiple virtual address spaces and computer system
JPH0769818B2 (ja) デ−タ処理装置
JPS6118226B2 (ja)
JPH0137773B2 (ja)
JP3205989B2 (ja) 情報処理システム
US5226132A (en) Multiple virtual addressing using/comparing translation pairs of addresses comprising a space address and an origin address (sto) while using space registers as storage devices for a data processing system
US5490259A (en) Logical-to-real address translation based on selective use of first and second TLBs
JPH0512126A (ja) 仮想計算機のアドレス変換装置及びアドレス変換方法
JPH0679296B2 (ja) 多重仮想アドレス空間アクセス方法およびデータ処理装置
JP3190700B2 (ja) アドレス変換装置
CA1264200A (en) System memory for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes
JPH055137B2 (ja)
US5426749A (en) Buffer control system using synonymic line address to retrieve second tag portion for fetch and store accesses while first tag portion is invalidated
US4598361A (en) Allocator for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes
JP2501353B2 (ja) プリフェッチ制御方式
JP2721430B2 (ja) リクエスト競合生成方式
CA1328026C (en) Apparatus and method for enhanced virtual to real address translation for accessing a cache memory unit
JP3288170B2 (ja) アドレス変換方法
JP2667018B2 (ja) 情報処理装置
JPH01280851A (ja) キャッシュ・ストア制御方式
JPH04355847A (ja) ストアバッファ制御装置
JPH064402A (ja) データ処理装置
JP2000172675A (ja) リストベクトル処理装置
JPH03217953A (ja) アドレス変換方式
JPH0664552B2 (ja) 情報処理装置の無効化処理方式

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees