JP3288170B2 - アドレス変換方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ページアドレス方式に
よる動的アドレス変換と、変換索引緩衝機構（Ｔｒａｎ
ｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ：
以下、ＴＬＢと呼ぶ）とを有する情報処理装置に関する
ものである。

【０００２】

【従来の技術】従来の通常のコンピュータにおいては、
仮想記憶方式が多く採用されている。このような仮想記
憶方式を採用したコンピュータにおいて、処理装置が主
記憶上に格納されているデータをアクセスする際には、
そのデータの主記憶上での所在位置を表すアドレス（以
下、実アドレスと呼ぶ）とは別個に、所定の論理アドレ
スを用いてアクセスが行われる。したがって、この論理
アドレスから、実アドレスへの変換手段が一般に必要で
ある。

【０００３】また、多重仮想記憶方式においては、複数
個のアドレス空間が設けられており、１つの仮想空間に
は１つのジョブしか存在しない。そのため、この多重仮
想記憶方式においては、同時に動作するジョブの個数に
応じてその個数と同数の仮想空間が用意されるのであ
る。そして、仮想空間のアドレスと実アドレスとの対応
付けを行う処理が各仮想空間ごとに行われることにな
る。かかる対応付けの結果は、オペレーティング・シス
テムが管理する主記憶上のアドレス変換テーブル上に格
納されている。

【０００４】このようなアドレス変換手段を有するコン
ピュータにおいては、その変換を高速にするために、い
わゆるＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓ
ｉｄｅ Ｂｕｆｆｅｒ）が備えられている。

【０００５】図５には、このＴＬＢを備えた仮想記憶方
式を用いた計算機システムの処理装置における一般的な
アドレス変換部分の構成図が示されている。図５に示さ
れているように、アドレス変換の対象である論理アドレ
スは、論理アドレスバス１を介して論理アドレスレジス
タ２に格納される。この格納と同時に、論理アドレスの
一部のビットを用いてＴＬＢのエントリが決定され、こ
のエントリに基づいて、ＴＬＢ５において索引が行われ
る。図５に示されている例では、６ビットから１９ビッ
トまでを用いてＴＬＢ５における索引が行われている。
ＴＬＢ５はこの索引を行うことによって、変換情報を出
力する。この変換情報は、比較回路６において、論理ア
ドレス内の所定のビットと比較される。図５に示されて
いる例では、論理アドレスの１ビットから１４ビットま
でが、この変換情報と比較されている。

【０００６】この比較の結果、一致していれば、この状
態をいわゆる「ＴＬＢヒット」と呼び、不一致であれば
これを「ＴＬＢミス」と呼ぶ。そして、ＴＬＢヒットの
場合においては、ＴＬＢ５内のデータが実アドレスの上
位ビットとして、論理アドレスの下位ビットが実アドレ
スの下位ビットとして、それぞれ実アドレスレジスタ７
に格納される。このようにして、実アドレスレジスタ７
に格納された実アドレスは、実アドレスバス８出力され
る。一方、上記比較の結果、ＴＬＢミスであった場合に
は、ＴＬＢ５は用いられず、図示されていない主記憶か
ら変換テーブル情報をフェッチし、この変換テーブル情
報をデータバス３を介してデータレジスタ４に格納す
る。そして、このデータレジスタ４に格納された変換テ
ーブル情報がＴＬＢ５に格納される。これによって、次
回のメモリアクセスからはＴＬＢ５によるアドレス変換
が行われる。

【０００７】このように、計算機において命令を実行す
る際には、その実行に先立ち、該当する命令またはオペ
ランドが格納されているアドレスに対応する変換テーブ
ル情報が既にＴＬＢ５に格納されているか否かが調べら
れ、もしＴＬＢ５内に格納されていればこのＴＬＢ５内
の変換テーブル情報を用いて、上述したようにアドレス
変換が行われる。一方、ＴＬＢ５内に係る変換テーブル
情報が格納されていなければ、主記憶上に記憶されてい
る変換テーブル情報をフェッチし、その変換テーブル情
報を用いてアドレス変換を行うとともに、その変換テー
ブル情報をＴＬＢ５内に格納する。

【０００８】図６には、従来のアドレス変換の動作の一
例を説明するタイムチャートが示されている。図６に示
されているタイムチャートは、２相クロック式の計算機
システムにおいて、２段階のページアドレス変換方式を
用いた従来のアドレス変換による主要な信号のタイムチ
ャートである。

【０００９】まず、命令を実行するために、命令リクエ
スト信号１０がアサートされると、内部処理がＢｕｓｙ
でなければ、アクノリッジ信号１１がアサートされる。
このアクノリッジ信号１１がアサートされると、すぐに
ＴＬＢアクセス信号１２によって、ＴＬＢ内の索引が実
行される。この索引が実行された結果は、ＴＬＢヒット
信号１３またはＴＬＢミス信号１４によって報告され
る。図６に示されているタイムチャートには、ＴＬＢミ
スの場合の例が示されており、図に示されているように
ＴＬＢミス信号１４がアサートされている。このＴＬＢ
ミス信号がアサートされることにより、変換テーブル情
報を主記憶からフェッチしなければならないことが判明
する。したがって、アドレス変換中信号１５がアサート
されるとともに、変換テーブルフェッチ要求信号１６が
アサートされる。変換テーブルフェッチ要求信号１６の
アサートによって、バスの転送優先権が受理されると
（すなわち、バスの使用権が与えられると）、バス転送
優先権アクノリッジ信号１７がアサートされる。これに
よって、データバス上にＳＴＥ、ＰＴＥもしくはＫＥＹ
の転送が開始され、バス転送終了信号１８のアサートを
以て、ＳＴＥ、ＰＴＥもしくはＫＥＹの転送が終了され
る。なお、データバス上に流れるデータの種類は、ＳＴ
Ｅフェッチ信号１９、ＰＴＥフェッチ信号２０もしくは
ＫＥＹフェッチ信号２１のいずれかがアサートされるこ
とにより、判別される。

【００１０】なお、基本的なアドレス変換の方式は、大
須賀節夫、近谷秀明、「ハードウェアの知識」、オーム
社、に詳述されている。

【００１１】

【発明が解決しようとする課題】以上述べたように、従
来の情報処理装置においては、任意のページに対しての
アドレス変換は、実際にそのページを使用する段階にな
って初めて行われる。また、アドレス変換時にＴＬＢミ
スし、そのアドレスの変換テーブル情報を主記憶からフ
ェッチしてＴＬＢに格納する場合には、そのフェッチに
費やす時間及び読み出し要求時に、フェッチに使用する
主記憶とＴＬＢとの間のバスの優先権がとれるまで、一
定の待ち時間が必要である。このように、実際の処理に
先行するオーバーヘッド時間が大きくなり、命令処理の
性能低下が生じてしまうという問題があった。その一
方、図６において、期間Ｔで示されているように、次の
命令のリクエストがあるまで、内部処理や、パスなどが
アイドル状態となり効率が悪いという問題があった。

【００１２】本発明は、上記課題に鑑みなされたもので
あり、その目的は、実際にそのページを使用する段階に
なってからアドレス変換を実施したときのアドレス変換
のオーバーヘッドを低減し、アドレス変換における命令
処理性能を向上させることである。

【００１３】

【００１４】

【００１５】

【課題を解決するための手段】本 発明は上記課題を解決
するために、主記憶上のアドレス変換テーブルを用いて
ページアドレス変換方式によるアドレス変換を行う第一
のアドレス変換手段と、前記アドレス変換テーブルの一
部のページのテーブルが格納された変換索引緩衝機構を
用いて前記第一のアドレス変換手段より高速にアドレス
変換を行う第二のアドレス変換手段と、を有するコンピ
ュータ上のアドレス変換方法において、変換対象である
アドレスが、前記変換索引緩衝機構に格納されているペ
ージに含まれる場合には、前記第二のアドレス変換手段
によってアドレス変換を行う第一のアドレス変換ステッ
プと、変換対象であるアドレスが、前記変換索引緩衝機
構に格納されているページに含まれていない場合には、
前記第一のアドレス変換手段が、前記主記憶上のアドレ
ス変換テーブルから、アドレス変換に必要なページのテ
ーブルを読み出し、この読み出したページのテーブルを
用いてアドレス変換を行うとともに、その読み出したペ
ージのテーブルを前記変換索引緩衝機構に格納する第二
のアドレス変換ステップと、を含み、前記第一のアドレ
ス変換ステップまたは第二のアドレス変換ステップの後
に引き続いて実行されるステップであって、前記変換対
象であるアドレスが、このアドレスが含まれるｎページ
内での位置を判定する判定ステップと、前記判定ステッ
プにおいて、前記変換対象であるアドレスが前記ｎペー
ジ内で、後半に存在すると判定された場合に、ｎ＋１ペ
ージが、前記変換索引緩衝機構に格納されているか否か
を検査し、この検査の結果、格納されてない場合には、
前記ｎ＋１ページのテーブルを前記主記憶から読み出
し、前記変換索引緩衝機構に格納する次ページ格納ステ
ップと、前記判定ステップにおいて、前記変換対象であ
るアドレスが前記ｎページ内で、前半に存在すると判定
された場合に、ｎ−１ページが、前記変換索引緩衝機構
に格納されているか否かを検査し、この検査の結果、格
納されてない場合には、前記ｎ−１ページのテーブルを
前記主記憶から読み出し、前記変換索引緩衝機構に格納
する前ページ格納ステップと、を含むことを特徴とする
アドレス変換方法である。

【００１６】

【００１７】

【００１８】また、前記次ページ格納ステップは、前記
第一のアドレス変換ステップまたは第二のアドレス変換
ステップの後に引き続いて実行され、前記変換対象であ
るアドレスが含まれるｎページの前方のページに対して
前記変換索引緩衝機構に格納されているか否かを順に検
査し、格納されていないページが見つかるまで検査を行
うステップであって、前記変換索引緩衝機構に格納され
ていないページが発見された場合には、そのページのテ
ーブルを前記主記憶から読み出し、前記変換索引緩衝機
構に格納し、前記前ページ格納ステップは、前記第一の
アドレス変換ステップまたは第二のアドレス変換ステッ
プの後に引き続いて実行され、前記変換対象であるアド
レスが含まれるｎページの後方のページに対して前記変
換索引緩衝機構に格納されているか否かを順に検査し、
格納されていないページが見つかるまで検査を行うステ
ップであって、前記変換索引緩衝機構に格納されていな
いページが発見された場合には、そのページのテーブル
を前記主記憶から読み出し、前記変換索引緩衝機構に格
納することを特徴とするアドレス変換方法である。

【００１９】また、前記格納ステップもしくは前ページ
格納ステップもしくは次ページ格納ステップにおける処
理を実行中に、他のページのアドレス変換の要求が生じ
た場合には、前記格納ステップもしくは前ページ格納ス
テップもしくは次ページ格納ステップにおける処理を中
止し、前記他のページのアドレス変換が実行されること
を特徴とするアドレス変換方法である。

【００２０】

【作用】本発明においては、第ｎページに対するアドレ
ス変換処理段階において、その第ｎページの周辺ページ
の変換テーブルが変換索引緩衝機構に格納されていない
ときには、その周辺ページの変換テーブル情報を変換索
引緩衝機構に格納したのである。したがって、近い将来
その周辺ページのアドレス変換が必要になった場合にそ
の周辺ページのアドレス変換による変換テーブル情報を
主記憶から変換索引緩衝機構に転送、格納する必要がな
くなり、迅速な処理が可能となる。

【００２１】

【００２２】また、周辺ページとして、第ｎページに対
するアドレス変換の要因となった論理アドレスが第ｎペ
ージのｎ−１ページ方向に存在するのか、それともｎ＋
１ページ方向に存在するのかに基づいて、周辺ページと
してそれぞれ第ｎ−１ページか、もしくは、第ｎ＋１ペ
ージのいずれか一方を自動的に選択する。

【００２３】また、上記第ｎページの周辺ページであっ
て、その変換テーブルが変換索引緩衝機構に格納されて
いないページを探し、このページの変換テーブルを変換
索引緩衝機構に格納する。そして、ページを探す方向
は、第四の本発明から第六の本発明まで、それぞれ、上
記第一の本発明から第三の本発明にまで対応している。

【００２４】また、周辺ページに対する変換テーブルを
変換索引緩衝機構に格納する処理が、他のページに対す
るメモリアクセスが生じた場合には中止される。したが
って、プログラムの処理の実行を待たせてしまうことが
ない。

【００２５】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００２６】実施例１．１ 図 １には、本実施例１．１に係る計算機システムにおけ
るアドレス変換時の主要な信号のタイムチャートが示さ
れている。

【００２７】本実施例に係る計算機システムは、２相ク
ロック式の計算機システムであり、２段階のページアド
レス変換方式を採用している。

【００２８】まず、第ｎページに属するアドレスＡの命
令リクエストがあると、命令リクエスト信号１０がアサ
ートされる。このとき、内部処理がＢｕｓｙでなけれ
ば、アクノリッジ信号１１がアサートされるとともに内
部処理が開始される。アクノリッジ信号１１がアサート
されると、直ちに、ＴＬＢアクセス信号１２が、２サイ
クルに亘ってアサートされる。この１サイクル目におけ
るＴＬＢアクセス信号のアサートにより、上記第ｎペー
ジのＴＬＢ索引が実施される。このＴＬＢ索引の結果が
ＴＬＢヒット信号１３もしくはＴＬＢミス信号１４とし
て報告される。図１に示されている例においては、ＴＬ
Ｂミスが生じた場合の例について説明されている。した
がって、ＴＬＢミス信号１４がアサートされており、変
換テーブル情報を主記憶からフェッチする必要がある。

【００２９】変換テーブル情報を主記憶からフェッチす
るために、アドレス変換中信号１５がアサートされると
ともに、変換テーブルフェッチ要求信号１６がアサート
される。この信号のアサートにより、バス転送優先権が
受理されると、バス転送優先権アクノリッジ信号１７が
アサートされ、データバス上にＳＴＥ、ＰＴＥもしくは
ＫＥＹの転送が開始される。そして、バス転送終了信号
１８のアサートを以て、ＳＴＥ、ＰＴＥもしくはＫＥＹ
の転送が終了される。また、上述した従来の動作と同様
に、ＳＴＥフェッチ信号１９、ＰＴＥフェッチ信号２０
もしくはＫＥＹフェッチ信号２１のいずれかの信号がア
サートされることにより示される。

【００３０】一方、アクノリッジ信号１１をアサートす
ることにより、ページ保持レジスタの内容２２が第ｎ＋
１ページの情報を保持し、２サイクル目のＴＬＢアクセ
ス信号１２がアサートされているので、第ｎ＋１ページ
についての索引が開始される。そして、この結果が、Ｔ
ＬＢヒット信号１３もしくはＴＬＢミス信号１４として
報告される。本実施例１においては、ＴＬＢミスの場合
を説明する。すなわち、第ｎページに引き続いて第ｎ＋
１ページにおいてもＴＬＢミスが生じ、２サイクル連続
してＴＬＢミス信号１４がアサートされている。この第
ｎ＋１ページについてのＴＬＢミス信号１４がアサート
されると、変換テーブル情報を主記憶からフェッチする
必要があるが、既に第ｎページについてのアドレス変換
中信号１５がアサートされているため、第ｎ＋１ページ
については、アドレス変換を実行することができない。
そのため、アドレス変換リクエスト信号２３をアサート
し、第ｎページについてのアドレス変換の終了を待つこ
とになる。

【００３１】第ｎページについてのアドレス変換が終了
すると、アドレス変換中信号１５がネゲートされる。こ
の結果、直ちにアドレス変換リクエスト信号２３による
要求が受理されて、アドレス変換リクエスト信号２３は
ネゲートされる。この結果、アドレス変換中信号２４が
アサートされ、変換テーブルフェッチ要求信号１６がア
サートされる。変換テーブルフェッチ要求信号１６のア
サートにより、バス転送優先権が受理された場合、バス
転送優先権アクノリッジ信号１７がアサートされ、デー
タバス上にＳＴＥ、ＰＴＥもしくはＫＥＹの転送が開始
される。そして、バス転送終了信号１８のアサートを以
て、ＳＴＥ、ＰＴＥもしくはＫＥＹの転送が終了され
る。また、上述した従来の動作と同様に、ＳＴＥフェッ
チ信号１９、ＰＴＥフェッチ信号２０もしくはＫＥＹフ
ェッチ信号２１のいずれかの信号がアサートされること
により示される。

【００３２】実施例１．２ なお、上記実施例１．１においては、第ｎページに対す
るアドレス変換が行われたときに、第ｎ＋１ページに対
してＴＬＢヒットするか否かを検査し、ＴＬＢミスした
場合には、第ｎ＋１ページに対するアドレス変換情報を
ＴＬＢに格納した。

【００３３】一方、本実施例１．２においては、第ｎペ
ージに対するアドレス変換が行われたときに、第ｎ−１
ページに対してＴＬＢヒットするか否かを検査した。本
実施例２の場合も同様に、ＴＬＢミスした場合には、第
ｎ−１ページに対するアドレス変換情報をＴＬＢに格納
することになる。

【００３４】実施例２ 例 えば、図５に示されているように、論理アドレスの１
ビット目から１９ビット目まで（これを、本文ではアド
レス（１：１９）のように表す）により、ページ情報が
確定する場合、論理アドレスの２０ビット目（これを、
本文では、アドレス（２０）のように表す）が０ならば
アドレスの所在位置は、第ｎページ目の前半であること
がわかり、また、論理アドレス（２０）＝１である場合
には、アドレスの所在位置は、第ｎページ目の後半であ
ることがわかる。

【００３５】論理アドレスの所在位置がページの後半、
すなわちｎ＋１ページに近い位置に存在している場合に
は、上記実施例１．１と同様の処理を行う。すなわち、
第ｎ＋１ページ目についてＴＬＢミスが生じるか否かが
判断されるのである。

【００３６】一方、論理アドレスの所在位置がページの
前半、すなわちｎ−１ページに近い位置に存在している
場合には、上記実施例１．２と同様の処理を行う。すな
わち、第ｎ−１ページ目についてＴＬＢミスが生じるか
否かが判断されるのである。

【００３７】実施例３．１ 図２には、実施例３．１にかかるアドレス変換方法を表
すタイムチャートが示されている。このタイムチャート
は、２相クロック式の計算機システムの２段階のページ
アドレス変換方式を用いた従来のアドレス変換による主
要な信号のタイムチャートである。

【００３８】第ｎページに属するアドレスにおける命令
の命令リクエスト信号があると、命令リクエスト信号１
０がアサートされる。この命令リクエスト信号１０がア
サートされたときに、内部処理がＢｕｓｙでなければア
クノリッジ信号１１がアサートされるとともに、内部処
理が開始される。アクノリッジ信号１１がアサートされ
ると直ちにＴＬＢアクセス信号１２が２サイクル分アサ
ートされる。１サイクル目のＴＬＢアクセス信号１２の
アサートによって、第ｎページについてのＴＬＢの索引
が実行され、その結果がＴＬＢヒット信号１３もしくは
ＴＬＢミス信号１４として報告される。図２に示されて
いる例においては、ＴＬＢミスが生じた場合の例につい
て説明されている。したがって、ＴＬＢミス信号１４が
アサートされており、変換テーブル情報を主記憶からフ
ェッチする必要がある。

【００３９】変換テーブル情報を主記憶からフェッチす
るために、アドレス変換中信号１５がアサートされると
ともに、変換テーブルフェッチ要求信号１６がアサート
される。この信号のアサートにより、バス転送優先権が
受理されると、バス転送優先権アクノリッジ信号１７が
アサートされ、データバス上にＳＴＥ、ＰＴＥもしくは
ＫＥＹの転送が開始される。そして、バス転送終了信号
１８のアサートを以て、ＳＴＥ、ＰＴＥもしくはＫＥＹ
の転送が終了される。また、上述した従来の動作と同様
に、ＳＴＥフェッチ信号１９、ＰＴＥフェッチ信号２０
もしくはＫＥＹフェッチ信号２１のいずれかの信号がア
サートされることにより示される。

【００４０】一方、アクノリッジ信号１１をアサートす
ることにより、ページ保持レジスタの内容２３が第ｎ＋
１ページの情報を保持し、２サイクル目のＴＬＢアクセ
ス信号１２がアサートされているので、第ｎ＋１ページ
についての索引が開始される。そして、この結果が、Ｔ
ＬＢヒット信号１３もしくはＴＬＢミス信号１４として
報告される。本実施例３．１においては、第ｎ＋１ペー
ジにおいては、ＴＬＢヒットであるので、ＴＬＢヒット
信号１３がアサートされている。ＴＬＢヒット信号１３
がアサートされると、ページ保持レジスタの内容２３
は、第ｎ＋２ページの情報を示し、第ｎ＋２ページにつ
いてのＴＬＢの索引が実施される。そして、その結果
が、ＴＬＢヒット信号１３もしくはＴＬＢミス信号１４
がアサートされることにより報告される。本実施例３に
おいては、第ｎ＋１ページに関してはＴＬＢミスであっ
たので、ＴＬＢヒット信号１３がアサートされている。
第ｎ＋２ページについてのＴＬＢミス信号１４がアサー
トされると、変換テーブル情報を主記憶からフェッチし
なければならないが、既に第ｎページについてのアドレ
ス変換中信号１５がアサートされているため、第ｎ＋２
ページについては、アドレス変換を実行することができ
ない。そのため、アドレス変換リクエスト信号２３をア
サートし、第ｎページについてのアドレス変換の終了を
待つことになる。

【００４１】第ｎページについてのアドレス変換が終了
すると、アドレス変換中信号１５がネゲートされる。こ
の結果、直ちにアドレス変換リクエスト信号２３による
要求が受理されて、アドレス変換リクエスト信号２３は
ネゲートされる。この結果、アドレス変換中信号２４が
アサートされ、変換テーブルフェッチ要求信号１６がア
サートされる。変換テーブルフェッチ要求信号１６のア
サートにより、バス転送優先権が受理された場合、バス
転送優先権アクノリッジ信号１７がアサートされ、デー
タバス上にＳＴＥ、ＰＴＥもしくはＫＥＹの転送が開始
される。そして、バス転送終了信号１８のアサートを以
て、ＳＴＥ、ＰＴＥもしくはＫＥＹの転送が終了され
る。また、上述した従来の動作と同様に、ＳＴＥフェッ
チ信号１９、ＰＴＥフェッチ信号２０もしくはＫＥＹフ
ェッチ信号２１のいずれかの信号がアサートされること
により示される。

【００４２】実施例３．２ なお、上記実施例３．１においては、第ｎ＋１ページ方
向、すなわち、後方方向のページに対して、ＴＬＢに登
録されているか否かをサーチした例を示したが、上記実
施例１．２と同様に、第ｎ−１ページ方向、すなわち前
方方向のページに対して、ＴＬＢに登録されているか否
かをサーチしても好適である。

【００４３】実施例３．３ また、上記実施例２と同様に、第ｎページのアドレス変
換の原因である論理アドレスが、その第ｎページ内で前
半にあるか、後半にあるかに基づいて、上記サーチの方
向を決定することも好適である。

【００４４】実施例４ 図３及び図４には、実施例４のアドレス変換方法を説明
するタイムチャートが示されている。このタイムチャー
トは、２相クロック式の計算機システムの２段階のペー
ジアドレス変換方式を用いた従来のアドレス変換による
主要な信号のタイムチャートである。

【００４５】まず、第ｎページに属するアドレスにおけ
る命令の命令リクエスト信号があると、命令リクエスト
信号１０がアサートされる。これによって、第ｎページ
のアドレス変換を実施した後、第ｎ＋２頁のアドレス変
換中に第ｋ頁に属するアドレスの命令リクエストがあ
り、命令リクエスト信号１０がアサートされると、直ち
にバス転送キャンセル信号２５がアサートされ、実行中
のバス転送はキャンセルされる。これとともに、第ｎ＋
２ページのアドレス変換中を示すアドレス変換中信号２
４がネゲートされる。

【００４６】これによって、実行していた第ｎ＋２ペー
ジに関するアドレス変換は、はじめから実行していない
ものと見なすことが可能である。その結果、直ちに第ｋ
ページについてのアドレス変換の実行に移行することが
可能である。

【００４７】図４においては、同様に、まず、第ｎペー
ジに属するアドレスにおける命令の命令リクエスト信号
があり、これによって、第ｎページのアドレス変換を実
施した後、第ｎ＋２ページのアドレス変換を行うべく、
アドレス変換リクエスト信号２３がアサートされている
ときに第ｋページに属するアドレスの命令リクエストが
あり、命令リクエスト信号１０がアサートされたときに
は、直ちにアドレス変換リクエスト信号２３がネゲート
される。これによって、第ｎ＋２ページに関するアドレ
ス変換は、はじめから変換リクエストが要求されていな
いものと見なすことができ、直ちに第ｋページについて
のアドレス変換の実行に移行する。

【００４８】

【発明の効果】本発明によれば、あるページのアドレス
変換をする際に、その周辺のページに対するアドレス変
換も実施し、その周辺ページ変換テーブル情報をＴＬＢ
内に格納する。

【００４９】すなわち、本発明によれば、命令リクエス
トに先行してアドレス変換を行うことが可能であるの
で、実際のメモリに対するアクセスの際、ＴＬＢミスを
少なくする効果がある。

【００５０】したがって、ＴＬＢミスによるアドレス変
換のオーバーヘッドがなくなり、装置を効率よく動作さ
せることが可能である。

【００５１】また、命令リクエストに先行してアドレス
変換を行うという動作を、他のページに対する命令リク
エスト等が生じた場合に中止させるようにしたので、装
置本来の処理に影響を及ぼす恐れがない。

【図面の簡単な説明】

【図１】本発明の好適な実施例１に係るアドレス変換の
動作を表すタイムチャートである。

【図２】本発明の好適な実施例３に係るアドレス変換の
動作を表すタイムチャートである。

【図３】本発明の好適な実施例４に係るアドレス変換の
動作を表すタイムチャートである。

【図４】本発明の好適な実施例４に係るアドレス変換の
動作を表すタイムチャートである。

【図５】一般的なアドレス変換部の構成図である。

【図６】従来のアドレス変換の動作を表すタイムチャー
トである。

【符号の説明】

１ 論理アドレスバス ２ 論理アドレスレジスタ ３ データバス ４ データレジスタ ５ 変換索引緩衝機構（ＴＬＢ） ６ 比較回路 ７ 実アドレスレジスタ ８ 実アドレスバス ９ クロック信号 １０ 命令リクエスト信号 １１ リクエストアクノリッジ信号 １２ ＴＬＢアクセス（起動）信号 １３ ＴＬＢヒット信号 １４ ＴＬＢミス信号 １５ アドレス変換中信号 １６ 変換テーブルフェッチ要求信号 １７ バス転送優先権アクノリッジ信号 １８ バス転送終了信号 １９ ＳＴＥフェッチ信号 ２０ ＰＴＥフェッチ信号 ２１ ＫＥＹフェッチ信号 ２２ ページ保持レジスタ内容 ２３ アドレス変換リクエスト信号 ２４ ページ保持レジスタ内容に従うアドレス変換のア
ドレス変換中信号 ２５ バス転送キャンセル信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 主記憶上のアドレス変換テーブルを用い
   てページアドレス変換方式によるアドレス変換を行う第
   一のアドレス変換手段と、前記アドレス変換テーブルの
   一部のページのテーブルが格納された変換索引緩衝機構
   を用いて前記第一のアドレス変換手段より高速にアドレ
   ス変換を行う第二のアドレス変換手段と、を有するコン
   ピュータ上のアドレス変換方法において、 変換対象であるアドレスが、前記変換索引緩衝機構に格
   納されているページに含まれる場合には、前記第二のア
   ドレス変換手段によってアドレス変換を行う第一のアド
   レス変換ステップと、 変換対象であるアドレスが、前記変換索引緩衝機構に格
   納されているページに含まれていない場合には、前記第
   一のアドレス変換手段が、前記主記憶上のアドレス変換
   テーブルから、アドレス変換に必要なページのテーブル
   を読み出し、この読み出したページのテーブルを用いて
   アドレス変換を行うとともに、その読み出したページの
   テーブルを前記変換索引緩衝機構に格納する第二のアド
   レス変換ステップと、 を含み、 前記第一のアドレス変換ステップまたは第二のアドレス
   変換ステップの後に引き続いて実行されるステップであ
   って、前記変換対象であるアドレスが、このアドレスが
   含まれるｎページ内での位置を判定する判定ステップ
   と、 前記判定ステップにおいて、前記変換対象であるアドレ
   スが前記ｎページ内で、後半に存在すると判定された場
   合に、ｎ＋１ページが、前記変換索引緩衝機構に格納さ
   れているか否かを検査し、この検査の結果、格納されて
   ない場合には、前記ｎ＋１ページのテーブルを前記主記
   憶から読み出し、前記変換索引緩衝機構に格納する次ペ
   ージ格納ステップと、 前記判定ステップにおいて、前記変換対象であるアドレ
   スが前記ｎページ内で、前半に存在すると判定された場
   合に、ｎ−１ページが、前記変換索引緩衝機構に格納さ
   れているか否かを検査し、この検査の結果、格納されて
   ない場合には、前記ｎ−１ページのテーブルを前記主記
   憶から読み出し、前記変換索引緩衝機構に格納する前ペ
   ージ格納ステップと、 を含むことを特徴とするアドレス変換方法。
2. 【請求項２】 請求項１記載のアドレス変換方法におい
   て、 前記次ページ格納ステップは、 前記第一のアドレス変換ステップまたは第二のアドレス
   変換ステップの後に引き続いて実行され、前記変換対象
   であるアドレスが含まれるｎページのｎ＋１ページ方向
   のページに対して前記変換索引緩衝機構に格納されてい
   るか否かを順に検査し、格納されていないページが見つ
   かるまで検査を行うステップであって、 前記変換索引緩衝機構に格納されていないページが発見
   された場合には、そのページのテーブルを前記主記憶か
   ら読み出し、前記変換索引緩衝機構に格納し、 前記前ページ格納ステップは、 前記第一のアドレス変換ステップまたは第二のアドレス
   変換ステップの後に引き続いて実行され、前記変換対象
   であるアドレスが含まれるｎページのｎ−１ページ方向
   のページに対して前記変換索引緩衝機構に格納されてい
   るか否かを順に検査し、格納されていないページが見つ
   かるまで検査を行うステップであって、 前記変換索引緩衝機構に格納されていないページが発見
   された場合には、そのページのテーブルを前記主記憶か
   ら読み出し、前記変換索引緩衝機構に格納することを特
   徴とするアドレス変換方法。
3. 【請求項３】 請求項１又は２記載のアドレス変換方法
   において、 前記前ページ格納ステップ又は前記次ページ格納ステッ
   プにおける処理を実行中に、他のページのアドレス変換
   の要求が生じた場合には、前記前ページ格納ステップ又
   は前記次ページ格納ステップにおける処理を中止し、前
   記他のページのアドレス変換が実行されることを特徴と
   するアドレス変換方法。