JPH0336647A - キャッシュ・バッファリング制御方式 - Google Patents
キャッシュ・バッファリング制御方式Info
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- JPH0336647A JPH0336647A JP1169858A JP16985889A JPH0336647A JP H0336647 A JPH0336647 A JP H0336647A JP 1169858 A JP1169858 A JP 1169858A JP 16985889 A JP16985889 A JP 16985889A JP H0336647 A JPH0336647 A JP H0336647A
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- 238000000034 method Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 10
- 239000000872 buffer Substances 0.000 abstract description 5
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- 238000001514 detection method Methods 0.000 description 9
- 238000010276 construction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
仮想記憶システムを採用する電算機においてＤＡＴ機構
と主記憶装置との間のキャッシュ機構におけるキャッシ
ュ・バッファリング制御方式に関し、 動的アドレス変換機構の処理効率の向上を目的とし、 主記憶装置（ＭＳＵ）内の変換テーブルを索弓して仮想
アドレスを実アドレスに変換する動的アドレス変換機構
（ＤＡＴ）と、前記動的アドレス変換機構と前記主記憶
装置間に設けられ、前記主記憶装置の内容を一定のブロ
ック単位にバッファリングするキャッシュ機構（ＣＡＣ
ＨＥ）と、前記動的アドレス変換機構が参照するテーブ
ルエントリが前記キャッシュ機構の単位ブロックの最後
部に位置することを検出する検出手段とを備え、前記検
出手段が前記最後部に位置することを検出したときは、
前記主記憶装置から前もって次のブロックを読み出すプ
リフェッチ信号を送出し、前記最後部に連続する次のブ
ロックを読み出すように構成する。
と主記憶装置との間のキャッシュ機構におけるキャッシ
ュ・バッファリング制御方式に関し、 動的アドレス変換機構の処理効率の向上を目的とし、 主記憶装置（ＭＳＵ）内の変換テーブルを索弓して仮想
アドレスを実アドレスに変換する動的アドレス変換機構
（ＤＡＴ）と、前記動的アドレス変換機構と前記主記憶
装置間に設けられ、前記主記憶装置の内容を一定のブロ
ック単位にバッファリングするキャッシュ機構（ＣＡＣ
ＨＥ）と、前記動的アドレス変換機構が参照するテーブ
ルエントリが前記キャッシュ機構の単位ブロックの最後
部に位置することを検出する検出手段とを備え、前記検
出手段が前記最後部に位置することを検出したときは、
前記主記憶装置から前もって次のブロックを読み出すプ
リフェッチ信号を送出し、前記最後部に連続する次のブ
ロックを読み出すように構成する。
本発明は、仮想記憶システムを採用する電算機において
ＤＡＴ機構と主記憶装置との間のキャッシュ機構におけ
るキャッシュ・バッファリング制御方式に関する。
ＤＡＴ機構と主記憶装置との間のキャッシュ機構におけ
るキャッシュ・バッファリング制御方式に関する。
仮想記憶システムを採用する電算機では、仮想アドレス
から実アドレスへの変換を行う動的アドレス変換機構（
以下、ＤＡＴ機構： Ｄｙｎａｍｉｃ Ａｄｄｒｅｓｓ
Ｔｒａｎｓｌａｔｏｒ）を備えている。
から実アドレスへの変換を行う動的アドレス変換機構（
以下、ＤＡＴ機構： Ｄｙｎａｍｉｃ Ａｄｄｒｅｓｓ
Ｔｒａｎｓｌａｔｏｒ）を備えている。
アドレス変換には、プログラムの実行中に命令を取り出
す毎に仮想アドレス変換を実アドレスＲ４に変換する命
令アドレスの動的アドレス変換と、命令の実行に際して
オペランドに示された仮想アドレスを実アドレスに変換
するオペランドの動的アドレス変換とがある。
す毎に仮想アドレス変換を実アドレスＲ４に変換する命
令アドレスの動的アドレス変換と、命令の実行に際して
オペランドに示された仮想アドレスを実アドレスに変換
するオペランドの動的アドレス変換とがある。
ＤＡＴ機構は与えられた仮想アドレスを元に、主記憶装
置上の変換テーブルを索引することにより実アドレスを
得るものである。一方、変換テーブルは主記憶装置上に
存在するため変換テーブルへのアクセスは時間のかかる
ものとなる。従って、一般にＤＡＴ機構と主記憶装置間
にアクセスを効率化するためキャッシュ機構を設けてい
る。
置上の変換テーブルを索引することにより実アドレスを
得るものである。一方、変換テーブルは主記憶装置上に
存在するため変換テーブルへのアクセスは時間のかかる
ものとなる。従って、一般にＤＡＴ機構と主記憶装置間
にアクセスを効率化するためキャッシュ機構を設けてい
る。
第６図はＤＡＴ機構と主記憶装置とその間のキャッシュ
機構の関係説明図である。第６図において、ＣＡＣＨＥ
はキャッシュ機構、ＭＳＵは主記憶装置である。キャッ
シュ機構はテーブルアドレスＴＡに基づきテーブルデー
タＴＤを得る。また、主記憶装置アドレス変換に基づき
主記憶装置データＭＯを得る。
機構の関係説明図である。第６図において、ＣＡＣＨＥ
はキャッシュ機構、ＭＳＵは主記憶装置である。キャッ
シュ機構はテーブルアドレスＴＡに基づきテーブルデー
タＴＤを得る。また、主記憶装置アドレス変換に基づき
主記憶装置データＭＯを得る。
従って、主記憶装置のデータをキャッシュ機構に取り込
んでＤＡＴ機構はこれをアクセスすることにより処理の
効率化を図っている。
んでＤＡＴ機構はこれをアクセスすることにより処理の
効率化を図っている。
第７図は従来のキャッシュ機構の構成図である。
従来のキャッシュ機構はテーブルアドレスＴＡにより索
引されアドレスが一致すればキャッシュ・ヒツト信号Ｃ
Ｈを発生するアドレス・タグ部ＡＤＤＴと、テーブルア
ドレスＴＡにより索引されキャッシュ・ヒツト信号によ
りテーブル・データを出力するデータ部ＤＡＴＡ とを
備える。
引されアドレスが一致すればキャッシュ・ヒツト信号Ｃ
Ｈを発生するアドレス・タグ部ＡＤＤＴと、テーブルア
ドレスＴＡにより索引されキャッシュ・ヒツト信号によ
りテーブル・データを出力するデータ部ＤＡＴＡ とを
備える。
キャッシュ機構と主記憶装置との間は通常、例えば、６
４バイト単位のブロックで相互転送を行う。
４バイト単位のブロックで相互転送を行う。
従って、キャッシュのエントリに含まれていないときは
主記憶装置から６４バイト単位でキャッシュにデータ転
送されバッファリングする。
主記憶装置から６４バイト単位でキャッシュにデータ転
送されバッファリングする。
このように一定のブロック毎により最近アクセスされた
主記憶装置をバッファリングすることが可能なため、Ｄ
ＡＴの処理中に主記憶装置の変換テーブルにアクセスし
た場合、目的のエントリ（例えば、４バイト）を含む連
続エントリが一度にバッファリングされることになる。
主記憶装置をバッファリングすることが可能なため、Ｄ
ＡＴの処理中に主記憶装置の変換テーブルにアクセスし
た場合、目的のエントリ（例えば、４バイト）を含む連
続エントリが一度にバッファリングされることになる。
一方、プログラムやデータは連続的に配置される傾向が
あるため、この次にＤＡＴ処理を必要とするのは仮想ア
ドレス上で近いアドレスであり、変換テーブル上の連続
した次のエン） ＩＪを参照に行く可能性が高い。従っ
て、この場合、キャッシュ機構のバッファリング制御を
有効に行うことができればＤＡＴ機構の処理効率の点で
非常に効果的である。
あるため、この次にＤＡＴ処理を必要とするのは仮想ア
ドレス上で近いアドレスであり、変換テーブル上の連続
した次のエン） ＩＪを参照に行く可能性が高い。従っ
て、この場合、キャッシュ機構のバッファリング制御を
有効に行うことができればＤＡＴ機構の処理効率の点で
非常に効果的である。
従来では上述のようなりＡＴ機構での処理が行われる際
に、主記憶装置から読み込む際の目的のエントリがもと
もと６４バイト単位のブロックの最後部に位置している
場合や、ブロックの連続したエントリの最後部まで読み
進んだ場合には、続く次のエントリを参照する場合に、
新たに主記憶装置へアクセスする必要が生じるが、この
場合のキャッシュ・バッファリングを効率的に制御する
ことが望まれていた。
に、主記憶装置から読み込む際の目的のエントリがもと
もと６４バイト単位のブロックの最後部に位置している
場合や、ブロックの連続したエントリの最後部まで読み
進んだ場合には、続く次のエントリを参照する場合に、
新たに主記憶装置へアクセスする必要が生じるが、この
場合のキャッシュ・バッファリングを効率的に制御する
ことが望まれていた。
本発明の目的は、主記憶装置のデータをキャッシュ機構
に取り込んでＤＡＴ処理を行う場合に、ＤＡＴ機構が主
記憶装置へアクセスする頻度を低減し処理の効率化を図
ることが可能なキャッシュ・バッファリング制御方式を
提供することにある。
に取り込んでＤＡＴ処理を行う場合に、ＤＡＴ機構が主
記憶装置へアクセスする頻度を低減し処理の効率化を図
ることが可能なキャッシュ・バッファリング制御方式を
提供することにある。
第１図は本発明の原理構成図である。本発明は、主記憶
装置（ＭＳＵ＞内の変換テーブルを索引して仮想アドレ
スを実アドレスに変換する動的アドレス変換機構（ＤＡ
Ｔ）と、前記動的アドレス変換機構と前記主記憶装置間
に設けられ、前記主記憶装置の内容を一定のブロック単
位にバッファリングするキャッシュ機構（ＣＡＣＨＥ）
と、前記動的アドレス変換機構が参照するテーブルエン
トリが前記キャッシュ機構の単位ブロックの最後部に位
置することを検出する検出手段とを備え、前記検出手段
が前記最後部に位置することを検出したときは、前記主
記憶装置から前もって次のブロックを読み出すプリフェ
ソチ信号を送出し、前記最後部に連続する次のプロ・ノ
クを読み出すようにしたことを特徴とする。
装置（ＭＳＵ＞内の変換テーブルを索引して仮想アドレ
スを実アドレスに変換する動的アドレス変換機構（ＤＡ
Ｔ）と、前記動的アドレス変換機構と前記主記憶装置間
に設けられ、前記主記憶装置の内容を一定のブロック単
位にバッファリングするキャッシュ機構（ＣＡＣＨＥ）
と、前記動的アドレス変換機構が参照するテーブルエン
トリが前記キャッシュ機構の単位ブロックの最後部に位
置することを検出する検出手段とを備え、前記検出手段
が前記最後部に位置することを検出したときは、前記主
記憶装置から前もって次のブロックを読み出すプリフェ
ソチ信号を送出し、前記最後部に連続する次のプロ・ノ
クを読み出すようにしたことを特徴とする。
〔作 用）
本発明では、現在処理中のＤＡＴが参照しているテーブ
ルエン］・すＴＡが、６４バイト単位のブロックの最後
部に位置する場合に、これを検出手段ＤＭにより検出し
、プリフェッチ信号ＮＢＰＦを送出すると、連続した次
のブロックの主記憶装置からの読出しを前もって実行し
ておくことができるので、変換テーブルの連続したエン
トリがキャッシュ上に必ず存在するようになり、ＤＡＴ
機構の主記憶装置へのアクセス頻度をより低減し処理の
効率化を図ることができるものである。
ルエン］・すＴＡが、６４バイト単位のブロックの最後
部に位置する場合に、これを検出手段ＤＭにより検出し
、プリフェッチ信号ＮＢＰＦを送出すると、連続した次
のブロックの主記憶装置からの読出しを前もって実行し
ておくことができるので、変換テーブルの連続したエン
トリがキャッシュ上に必ず存在するようになり、ＤＡＴ
機構の主記憶装置へのアクセス頻度をより低減し処理の
効率化を図ることができるものである。
第２図は本発明によるキャッシュ機構の一実施例構成図
である。
である。
検出回路ＤＭは比較器ＣＯＭとＡＮＤゲートにより構成
される。テーブルアドレスＴＡは検出回路ＤＭとアドレ
ス・タグ部ＡＤＤＴと、データ部ＤＡＴＡに並列に人力
される。テーブルデータＴＯの読出し手順は従来と同様
である。即ち、アドレス・タグ部へ〇ＯＴはテーブルア
ドレスＴＡにより索引され、アドレスが一致すればキャ
ッシュ・ヒツト信号ＣＨを発生する。
される。テーブルアドレスＴＡは検出回路ＤＭとアドレ
ス・タグ部ＡＤＤＴと、データ部ＤＡＴＡに並列に人力
される。テーブルデータＴＯの読出し手順は従来と同様
である。即ち、アドレス・タグ部へ〇ＯＴはテーブルア
ドレスＴＡにより索引され、アドレスが一致すればキャ
ッシュ・ヒツト信号ＣＨを発生する。
データ部ＤＡＴＡ もテーブルアドレスＴＡにより索引
され、キャッシュ・ヒツト信号があればテーブル・デー
タＴＩ）を出力する。
され、キャッシュ・ヒツト信号があればテーブル・デー
タＴＩ）を出力する。
検出回路ＤＭでは、以下に詳細に説明するように、テー
ブルアドレス１’Ａが６４バイト単位のブロックの最後
の４バイト単位を示しているかを比較器ＣＤ１．１で比
較し、最後の４パ、イトを示しでいればＡＮＤゲートに
てキャッシュ・ヒツト信号ＣＨとＡＮＤをとり；主記憶
装置から次のブロックを読み出す読出しく言号ＮＢＰＦ
（Ｎｅｘｔ ′Ａｌｏｃｋ Ｐｒｅ−Ｆｅｔｃｈ）を出
力する。
ブルアドレス１’Ａが６４バイト単位のブロックの最後
の４バイト単位を示しているかを比較器ＣＤ１．１で比
較し、最後の４パ、イトを示しでいればＡＮＤゲートに
てキャッシュ・ヒツト信号ＣＨとＡＮＤをとり；主記憶
装置から次のブロックを読み出す読出しく言号ＮＢＰＦ
（Ｎｅｘｔ ′Ａｌｏｃｋ Ｐｒｅ−Ｆｅｔｃｈ）を出
力する。
この信号により、当該テーブルアドレスに続く次の６４
バイｌ−，１位のブロックのプリン、【ツチが主記憶装
置に対し５て行われる。
バイｌ−，１位のブロックのプリン、【ツチが主記憶装
置に対し５て行われる。
第３図はキャノン、１と１＝ｉ２憶装置との間の転送単
位である６４バイ）・と最後部との関係の説明図である
。主記憶装置の変換テーブルは４バイト単位であるが、
キャッジ□との間は６４バイトを１ブロツクとして転送
を行う。
位である６４バイ）・と最後部との関係の説明図である
。主記憶装置の変換テーブルは４バイト単位であるが、
キャッジ□との間は６４バイトを１ブロツクとして転送
を行う。
第４図はキャッシュ・アドレス、即ち、テーブルアドレ
スのフォーマットであり、最初の０〜１９までの１９ビ
ツトはＤＡＴ機構とは関係なくＴＬＢ（変換索引緩衝機
構）に用いるビットである。
スのフォーマットであり、最初の０〜１９までの１９ビ
ツトはＤＡＴ機構とは関係なくＴＬＢ（変換索引緩衝機
構）に用いるビットである。
また、次の２０〜２５までの６ビツトは、第５図に示す
ように、例えば縦方向６４ライン、横方向１６つ、イで
構成されるアドレス・タグ領域のラインを選択するライ
ン選択ビットである。
ように、例えば縦方向６４ライン、横方向１６つ、イで
構成されるアドレス・タグ領域のラインを選択するライ
ン選択ビットである。
さらに次の２６〜３１までの６ビツトは６４バイト嗅位
の１ブロツク内のアドレスを示すが、第３図に示すよう
にテーブルの１つばが４バイト単位であり、これが１６
単位集合して６４バイトを構成しているから、スタート
アドレスをｉ”０００１Ｌ＋とすると４バイト毎の最後
部はｒｌｌｌｂであり、従って、フォーマットの２６・
〜２９までの４ビツトを用いて４バイト単位毎にアドレ
ス表現できる。
の１ブロツク内のアドレスを示すが、第３図に示すよう
にテーブルの１つばが４バイト単位であり、これが１６
単位集合して６４バイトを構成しているから、スタート
アドレスをｉ”０００１Ｌ＋とすると４バイト毎の最後
部はｒｌｌｌｂであり、従って、フォーマットの２６・
〜２９までの４ビツトを用いて４バイト単位毎にアドレ
ス表現できる。
ここでｒｌ］、１１」の後の残り２ビソトの’００ｊ＝
「１１」は最後部の４バイト単位の６０〜６３の各スタ
ートアドレスを示している。
「１１」は最後部の４バイト単位の６０〜６３の各スタ
ートアドレスを示している。
従って、第２図に示す検出回路の比較器ＣＯＭの一方の
人力にはテーブルアドレスＴＡの上述の２６〜２９番目
のビットが入力され、他方の入力には６４バイトブロツ
クの最後部の４バ・イト単位のスタートアドレスの「１
１１１」００が入力されてこれらが比較される。従って
、これらが一致していれば一致信号が次段のＡＮＤゲー
トの一方に入力され、他方にはアドレス・タグ部ＡＤＤ
Ｔからキャッシュ・ヒツト信号ＣＨが入力される。従っ
て、比較器の出力とキャッシュ・ヒツト信号により一致
がとられたときは、前もって次のブロックを読み出す読
出し信号（プリフェッチ信号）を出力する。
人力にはテーブルアドレスＴＡの上述の２６〜２９番目
のビットが入力され、他方の入力には６４バイトブロツ
クの最後部の４バ・イト単位のスタートアドレスの「１
１１１」００が入力されてこれらが比較される。従って
、これらが一致していれば一致信号が次段のＡＮＤゲー
トの一方に入力され、他方にはアドレス・タグ部ＡＤＤ
Ｔからキャッシュ・ヒツト信号ＣＨが入力される。従っ
て、比較器の出力とキャッシュ・ヒツト信号により一致
がとられたときは、前もって次のブロックを読み出す読
出し信号（プリフェッチ信号）を出力する。
このようにすると、当該ブロックの最後部をアクセスし
ていることが検°出回路により前もってわかり、次の６
４バイト単位のブロックのプリフェッチが主記憶装置に
対し実行されるので、一般にデータの連続性を考えると
、次のエン） ＩＪを使用する確立が非常に高いことか
ζ、ＤＡＴの処理効率を非常に向上させることができる
。
ていることが検°出回路により前もってわかり、次の６
４バイト単位のブロックのプリフェッチが主記憶装置に
対し実行されるので、一般にデータの連続性を考えると
、次のエン） ＩＪを使用する確立が非常に高いことか
ζ、ＤＡＴの処理効率を非常に向上させることができる
。
以上説明したように、本発明によればキャッジ−機構を
介して主記憶装置に接続されたＤＡＴ機構の主記憶装置
へのアクセス効率を著しく向上させることかできる。
介して主記憶装置に接続されたＤＡＴ機構の主記憶装置
へのアクセス効率を著しく向上させることかできる。
第１図は本発明の原理構成図、
第２図は本発明によるキャッジ：Ｌ機構の一実施例構成
図、 第３図はキャッシュと主記憶装置間の転送ブロックの説
明図、 第４図はキャッシュ・アドレスのフォーマット説明図、 第５図はキャッシュ領域の説明図、 第６図はＤＡＴ機構とキャッシュ機構と主記憶装置の関
係説明図、及び 第７図は従来のキャッシュ機構説明図である。 （符号の説明〉 ＤＡＴ・・・動的アドレス変換機構、 ＣＡＣＨＥ・・・キャッシュ機構、 ＭＳＵ・・・主記憶装置、 ＡＤＤＴ・・・アドレス・タグ部、 ＤＡＴＡ・・・データ部、 ＤＭ・・・検出回路、 ＣＯＭ・・・比較器。
図、 第３図はキャッシュと主記憶装置間の転送ブロックの説
明図、 第４図はキャッシュ・アドレスのフォーマット説明図、 第５図はキャッシュ領域の説明図、 第６図はＤＡＴ機構とキャッシュ機構と主記憶装置の関
係説明図、及び 第７図は従来のキャッシュ機構説明図である。 （符号の説明〉 ＤＡＴ・・・動的アドレス変換機構、 ＣＡＣＨＥ・・・キャッシュ機構、 ＭＳＵ・・・主記憶装置、 ＡＤＤＴ・・・アドレス・タグ部、 ＤＡＴＡ・・・データ部、 ＤＭ・・・検出回路、 ＣＯＭ・・・比較器。
Claims (1)
- 【特許請求の範囲】 １、主記憶装置（ＭＳＵ）内の変換テーブルを索引して
仮想アドレスを実アドレスに変換する動的アドレス変換
機構（ＤＡＴ）と、 前記動的アドレス変換機構と前記主記憶装置間に設けら
れ、前記主記憶装置の内容を一定のブロック単位にバッ
ファリングするキャッシュ機構（ＣＡＣＨＥ）と、 前記動的アドレス変換機構が参照するテーブルエントリ
が前記キャッシュ機構の単位ブロックの最後部に位置す
ることを検出する検出手段（ＤＭ）とを備え、 前記検出手段が前記最後部に位置することを検出したと
きは、前記主記憶装置から前もって次のブロックを読み
出すプリフェッチ信号（ＮＢＰＦ）を送出し、前記最後
部に連続する次のブロックを読み出すようにしたことを
特徴とするキャッシュ・バッファリング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169858A JPH0336647A (ja) | 1989-07-03 | 1989-07-03 | キャッシュ・バッファリング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169858A JPH0336647A (ja) | 1989-07-03 | 1989-07-03 | キャッシュ・バッファリング制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336647A true JPH0336647A (ja) | 1991-02-18 |
Family
ID=15894245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169858A Pending JPH0336647A (ja) | 1989-07-03 | 1989-07-03 | キャッシュ・バッファリング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336647A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052369A1 (ja) * | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置，情報処理装置，及び演算処理装置のメモリアクセス方法 |
| US7387976B2 (en) * | 2004-04-26 | 2008-06-17 | Teijin Fibers Limited | Composite fiber structure and method for producing the same |
| JPWO2008155825A1 (ja) * | 2007-06-19 | 2010-08-26 | 富士通株式会社 | 演算処理装置および演算処理方法 |
-
1989
- 1989-07-03 JP JP1169858A patent/JPH0336647A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7387976B2 (en) * | 2004-04-26 | 2008-06-17 | Teijin Fibers Limited | Composite fiber structure and method for producing the same |
| WO2007052369A1 (ja) * | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置，情報処理装置，及び演算処理装置のメモリアクセス方法 |
| US7797494B2 (en) | 2005-10-31 | 2010-09-14 | Fujitsu Limited | Arithmetic processor, information processing apparatus and memory access method in arithmetic processor |
| KR101006093B1 (ko) * | 2005-10-31 | 2011-01-07 | 후지쯔 가부시끼가이샤 | 연산 처리 장치, 정보 처리 장치, 및 연산 처리 장치의메모리 액세스 방법 |
| JPWO2008155825A1 (ja) * | 2007-06-19 | 2010-08-26 | 富士通株式会社 | 演算処理装置および演算処理方法 |
| JP4608011B2 (ja) * | 2007-06-19 | 2011-01-05 | 富士通株式会社 | 演算処理装置および演算処理方法 |
| US8296518B2 (en) | 2007-06-19 | 2012-10-23 | Fujitsu Limited | Arithmetic processing apparatus and method |
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