JPH02285440A - プリフェッチ制御方式 - Google Patents
プリフェッチ制御方式Info
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- JPH02285440A JPH02285440A JP1106066A JP10606689A JPH02285440A JP H02285440 A JPH02285440 A JP H02285440A JP 1106066 A JP1106066 A JP 1106066A JP 10606689 A JP10606689 A JP 10606689A JP H02285440 A JPH02285440 A JP H02285440A
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- 238000000034 method Methods 0.000 claims description 11
- 230000010365 information processing Effects 0.000 claims description 7
- 238000012545 processing Methods 0.000 claims description 3
- 238000012790 confirmation Methods 0.000 claims description 2
- 238000013519 translation Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 101100465890 Caenorhabditis elegans sel-12 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
仮想記憶方式の情報処理装置で、主記憶装置（ＭＳＵ）
へのアクセスに際し、該アクセスの仮想アドレスが変換
索引緩衝機構（ＴＬＢ）中になく、かつキャッシュ中に
も該当アドレスのデータがない場合のプリフェッチ制御
方式に関し、 従来、該当する仮想アドレスがＴＬＢ中に存在しない場
合、まずＭＳＵより該当アドレスの記憶キーを読み出し
ＴＬＢ中に格納し、再度線ＴＬＢにアクセスして記憶キ
ーをｍｕした後に、ブロックフェッチ要求をして右り、
効率の低下を招いていた問題の解決を目的とし、 記憶キーの読み出し要求と同時に、キャッシュメモリ中
に該当するデータがあるか否か確認する手段と、キャッ
シュ中に該当するデータがない場合には、直ちにブロッ
クフェッチ要求を主記憶制御装置に発行する手段とを設
けて構成する。
へのアクセスに際し、該アクセスの仮想アドレスが変換
索引緩衝機構（ＴＬＢ）中になく、かつキャッシュ中に
も該当アドレスのデータがない場合のプリフェッチ制御
方式に関し、 従来、該当する仮想アドレスがＴＬＢ中に存在しない場
合、まずＭＳＵより該当アドレスの記憶キーを読み出し
ＴＬＢ中に格納し、再度線ＴＬＢにアクセスして記憶キ
ーをｍｕした後に、ブロックフェッチ要求をして右り、
効率の低下を招いていた問題の解決を目的とし、 記憶キーの読み出し要求と同時に、キャッシュメモリ中
に該当するデータがあるか否か確認する手段と、キャッ
シュ中に該当するデータがない場合には、直ちにブロッ
クフェッチ要求を主記憶制御装置に発行する手段とを設
けて構成する。
［産業上の利用分野コ
本発明は、主記憶装置（ＭＳＵ）中にページ単位の記憶
キーを有し、中央処理装置（ＣＰＬＩ）中にキャッシュ
メモリを有する仮想記憶方式の情報処理装置に関し、特
に、主記憶袋！（ＭＳＵ）へのアクセスに際して、該ア
クセスの仮想アドレスが変換索引緩衝機構（ＴＬＢ）中
に存在せず、かつ該当するアドレスの内容がキャッシュ
メモリ中に存在しない場合のプリフェッチ制御方式に関
する。
キーを有し、中央処理装置（ＣＰＬＩ）中にキャッシュ
メモリを有する仮想記憶方式の情報処理装置に関し、特
に、主記憶袋！（ＭＳＵ）へのアクセスに際して、該ア
クセスの仮想アドレスが変換索引緩衝機構（ＴＬＢ）中
に存在せず、かつ該当するアドレスの内容がキャッシュ
メモリ中に存在しない場合のプリフェッチ制御方式に関
する。
〔従来の技術］
情報処理装置で仮想記憶を扱う方式の一つに、セグメン
トテーブルとページテーブルを用いて仮想アドレスに２
レベルの変換を行なう方式が良く知られている。ページ
の大きさは例えば４にバイトであり、各々記憶キーを持
つ。メモリのアクセスの際、記憶キーの値に応じてアク
セスの可否が判定される。
トテーブルとページテーブルを用いて仮想アドレスに２
レベルの変換を行なう方式が良く知られている。ページ
の大きさは例えば４にバイトであり、各々記憶キーを持
つ。メモリのアクセスの際、記憶キーの値に応じてアク
セスの可否が判定される。
ＴＬＢ （変換索引緩衝機構）は、第２図に示すような
エントリーを複数個有している。
エントリーを複数個有している。
図中で、符号「ｖ」はＴＬＢの内容が有効か無効かを示
し、「ＬＯＧ」は仮想アドレス、「ＲＥＡＬＪは仮想ア
ドレスに対応する実アドレス、ｒＫＥＹ」はメモリアク
セスの可否を示す記憶キーを表わしている。
し、「ＬＯＧ」は仮想アドレス、「ＲＥＡＬＪは仮想ア
ドレスに対応する実アドレス、ｒＫＥＹ」はメモリアク
セスの可否を示す記憶キーを表わしている。
ＩｊｉＴＬＢは、メモリアクセスの際、アクセスする仮
想アドレスとＴＬＢエントリー中の仮想アドレス（ＬＯ
Ｇ）が一致し、かつＶ＝ｔであるエン） ＩＪ−が存在
する場合、テーブルを用いた変換（ＤＡＴ：動的アドレ
ス変換）を用いずに、高速に実アドレスと記憶キーを得
ることを可能とする機構である。
想アドレスとＴＬＢエントリー中の仮想アドレス（ＬＯ
Ｇ）が一致し、かつＶ＝ｔであるエン） ＩＪ−が存在
する場合、テーブルを用いた変換（ＤＡＴ：動的アドレ
ス変換）を用いずに、高速に実アドレスと記憶キーを得
ることを可能とする機構である。
キャッシュメモリ （緩衝記憶機構）は主記憶装置（Ｍ
ＳＵ）の内容の一部の写しを保持する高速なメモリであ
る。ある実アドレスの内容がキャッシュメモリ内に保持
されている場合、それが主記憶装置にある場合に比べ、
より高速なアクセスが可能である。
ＳＵ）の内容の一部の写しを保持する高速なメモリであ
る。ある実アドレスの内容がキャッシュメモリ内に保持
されている場合、それが主記憶装置にある場合に比べ、
より高速なアクセスが可能である。
第３図は従来方式の機構例を示す図であり、５１はＤＡ
Ｔ回路（動的アドレス変換回路）、５２はアドレス信号
を選択するアドレスセレクタ＜５ＥＬ）、５３は信号選
択ゲート、５４〜５６はレジスタを表わしている。
Ｔ回路（動的アドレス変換回路）、５２はアドレス信号
を選択するアドレスセレクタ＜５ＥＬ）、５３は信号選
択ゲート、５４〜５６はレジスタを表わしている。
また、図中の慣号名及びその機能は以下の通りである。
ＣＨＥ ＭＩＳＳ ＡＤＲ・・・・・・キャッシュ
メモリ中に該当データが無い場合に発行される実アドレ
ス信号、 ＣＨＥ Ｍｉｓｓ ＲＥＱ・・・・・・キャッシュ
メモリ中に該当データが無い場合のデータ読み出し要求
信号、 ＶＩＲＴ ＡＤＲ・・・・・・ＤＡＴ回路に人力され
る仮想アドレス信号、 ＤＡＴ−ＲＥＱ・・・・・・ＤＡＴ回路に人力される動
的アドレス変換要求信号、 ＲＥＡＬ ＡＤＲ・・・・・・仮想アドレスをＤＡＴ
回路により変換した実アドレス信号、 に送られる実アドレス信号、 ＫＥＹ ＦＣ・・・・・・記憶キー読み出し要求信号
、ＫＥＹ ＲＥＡＤ・・・・・・主記憶制御装置（Ｍ
ＣＵ）に送られるキー読み出し要求信号、ＢＬＯＣＫ
ＦＥＴＣＨ・・・・・・主記憶制御装置（ＭＣＵ）に
送られる主記憶装置（ＭＳＵ）中のブロック単位のデー
タフェッチ要求信号（「ブロックフェッチ要求」ともい
う）。
メモリ中に該当データが無い場合に発行される実アドレ
ス信号、 ＣＨＥ Ｍｉｓｓ ＲＥＱ・・・・・・キャッシュ
メモリ中に該当データが無い場合のデータ読み出し要求
信号、 ＶＩＲＴ ＡＤＲ・・・・・・ＤＡＴ回路に人力され
る仮想アドレス信号、 ＤＡＴ−ＲＥＱ・・・・・・ＤＡＴ回路に人力される動
的アドレス変換要求信号、 ＲＥＡＬ ＡＤＲ・・・・・・仮想アドレスをＤＡＴ
回路により変換した実アドレス信号、 に送られる実アドレス信号、 ＫＥＹ ＦＣ・・・・・・記憶キー読み出し要求信号
、ＫＥＹ ＲＥＡＤ・・・・・・主記憶制御装置（Ｍ
ＣＵ）に送られるキー読み出し要求信号、ＢＬＯＣＫ
ＦＥＴＣＨ・・・・・・主記憶制御装置（ＭＣＵ）に
送られる主記憶装置（ＭＳＵ）中のブロック単位のデー
タフェッチ要求信号（「ブロックフェッチ要求」ともい
う）。
すなわち、ＤＡＴ回路５１は、仮想アドレスから実アド
レスを得る回路であり、ある仮想アドレスに対するアク
セスを行なう時、仮想アドレスと一致するＬＯＧを持ち
、Ｖ＝１であるエントリーがＴＬＢ内に存在する場合、
ＤＡＴの必要はない。
レスを得る回路であり、ある仮想アドレスに対するアク
セスを行なう時、仮想アドレスと一致するＬＯＧを持ち
、Ｖ＝１であるエントリーがＴＬＢ内に存在する場合、
ＤＡＴの必要はない。
そのエントリーから得られた記憶キーによってメモリア
クセスが禁止される場合、メモリアクセスは行なわれな
い。禁止されない時は、まず、キャッシュメモリ内に求
めるアドレスの内容があればそこにアクセスが行われ、
メモリアクセスは終了する。
クセスが禁止される場合、メモリアクセスは行なわれな
い。禁止されない時は、まず、キャッシュメモリ内に求
めるアドレスの内容があればそこにアクセスが行われ、
メモリアクセスは終了する。
また、キャッシュメモリ内に求めるアドレスの内容がな
い場合、実アドレスであるＣＨＥＭｉｓｓ ＡＤＲと
ＣＨＥ Ｍｉｓｓ ＲＥＱｌが送られてくる。中央
上部のアドレスセレクタ（ＳＥＬ＞５２はＣＨＥ Ｍ
ｆＳＳ ＲＥＱ＝１である時、ＣＨＥ Ｍｉｓｓ
ＡＤＲをＭＣＵ ＡＤＲとすべく選択する。ＭＣＵ
ＡＤＲとは、前述の如＜ＭＣＵｆ主記憶制御装置）
に送るアドレスである。そして、選択されたアドレスは
レジスタ５４にラッチされて、１サイクル後に、ＭＣＵ
ＡＤＲとＢＬＯＣＫ ＦＥＴＣＨ＝ １が主記憶
制御装置（ＭＣＵＩＩに送られ、ブロックフェッチが要
求される。
い場合、実アドレスであるＣＨＥＭｉｓｓ ＡＤＲと
ＣＨＥ Ｍｉｓｓ ＲＥＱｌが送られてくる。中央
上部のアドレスセレクタ（ＳＥＬ＞５２はＣＨＥ Ｍ
ｆＳＳ ＲＥＱ＝１である時、ＣＨＥ Ｍｉｓｓ
ＡＤＲをＭＣＵ ＡＤＲとすべく選択する。ＭＣＵ
ＡＤＲとは、前述の如＜ＭＣＵｆ主記憶制御装置）
に送るアドレスである。そして、選択されたアドレスは
レジスタ５４にラッチされて、１サイクル後に、ＭＣＵ
ＡＤＲとＢＬＯＣＫ ＦＥＴＣＨ＝ １が主記憶
制御装置（ＭＣＵＩＩに送られ、ブロックフェッチが要
求される。
また、仮想アドレスに対するエントリーがＴＬＢ内に存
在しない場合、ＤＡＴ回路に仮想アドレスＶＩＲＴ
ＡＤＲとＤＡＴ ＲＥＱ＝１が送られ、実アドレスＲ
ＥＡＬ ＡＤＲとＫＥＹ ＦＣ＝１が出力される。
在しない場合、ＤＡＴ回路に仮想アドレスＶＩＲＴ
ＡＤＲとＤＡＴ ＲＥＱ＝１が送られ、実アドレスＲ
ＥＡＬ ＡＤＲとＫＥＹ ＦＣ＝１が出力される。
ＫＥＹ ＦＣ＝１である時、アドレスセレクタ（Ｓ
Ｅ Ｌ＞ ５２テｉ；！ＲＥＡＬ ＡＤＲが選択され
、ｌサイクル後に、ＭＣＵ ＡＤＲとＫＥＹ ＲＥ
ＡＤ＝１が主記憶制御装置（ＭＣＵ）に送られ、主記憶
装置（ＭＣＵ）からの記憶キー読み出しを要求する。
Ｅ Ｌ＞ ５２テｉ；！ＲＥＡＬ ＡＤＲが選択され
、ｌサイクル後に、ＭＣＵ ＡＤＲとＫＥＹ ＲＥ
ＡＤ＝１が主記憶制御装置（ＭＣＵ）に送られ、主記憶
装置（ＭＣＵ）からの記憶キー読み出しを要求する。
ＭＣＵから記憶キーが読み出されるとＴＬＢ内に書き込
まれる。この後、最初からアドレスがＴＬＢ内に存在す
る場合と同種の動作が行なわれる。
まれる。この後、最初からアドレスがＴＬＢ内に存在す
る場合と同種の動作が行なわれる。
すなわち、ここで記憶キーが読み出され、メモリアクセ
スが認められることを確認した後、初めてブロックフェ
ッチの要求が送出される。
スが認められることを確認した後、初めてブロックフェ
ッチの要求が送出される。
該アクセスの仮想アドレスがＴＬＢ中に存在せず、かつ
該当アドレスのテ′−夕がキャッシュメモリ中に存在し
ない場合の、より効率的なプリフェッチ制御方式を提供
することを目的とする。
該当アドレスのテ′−夕がキャッシュメモリ中に存在し
ない場合の、より効率的なプリフェッチ制御方式を提供
することを目的とする。
［発明が解決しようとする課題］
以上、従来技術の項で説明した如く、主記憶袋＠ （Ｍ
ＳＵ）へのアクセスの際に、該アクセスの仮想アドレス
に対するエントリーがＴＬＢ中に存在しない場合、まず
主記憶装置（ＭＳＵ）から記憶キーを読み出しＴＬＢ中
に格納した後に、再度ＴＬＢにアクセスし記憶キーの内
容をｍ認する方法が取られている。
ＳＵ）へのアクセスの際に、該アクセスの仮想アドレス
に対するエントリーがＴＬＢ中に存在しない場合、まず
主記憶装置（ＭＳＵ）から記憶キーを読み出しＴＬＢ中
に格納した後に、再度ＴＬＢにアクセスし記憶キーの内
容をｍ認する方法が取られている。
このような方法では、記憶キー読み出し要求を主記憶制
御装置（ＭＣＵ）に発行した後、ＴＬＢ中に読み出した
記憶キーが返されるまでの待ち時間は無視し得ないもの
であり、より効率的な動作が望まれる。
御装置（ＭＣＵ）に発行した後、ＴＬＢ中に読み出した
記憶キーが返されるまでの待ち時間は無視し得ないもの
であり、より効率的な動作が望まれる。
本発明は上記問題点に鑑みなされたものであり、主記憶
装置（ＭＳｔＪ）へのアクセスの際に、［課題を解決す
るだめの手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。
装置（ＭＳｔＪ）へのアクセスの際に、［課題を解決す
るだめの手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。
すなわち、本発明はキー制御保護に用いる記憶キーをペ
ージ単位に主記憶装置内に有し、主記憶装置の内容の一
部の写しを保持するキャッシュメモリを中央処理装置内
に有する、動的アドレス変換機構及び上記憶キーを含ん
だ変換索引緩衝機構を用いた仮想記憶方式の情報処理装
置であって、主記憶装置内のデータにアクセスする際に
は上記変換索引緩衝機構中の記憶キーを参照してアクセ
スの可否を決定する情報処理装置において、 主記憶装置中のあるアドレスのデータにアクセスする際
に、該アクセスの仮想アドレスが上記変換索引緩衝機構
中にない場合には、上記仮想アドレスを動的アドレス変
換機構により実アドレスに変換し、該実アドレスにより
主記憶装置内の該当アドレスの記憶キーの読み出し要求
する際に、同時に上記キャッシュメモリ中に該当アドレ
スのデータがあるか否かを確認する手段と、上記確認に
よりキャッシュメモリ中に該当アドレスがない場合は直
ちにプリフェッチの為のブロックフェッチを主記憶制御
装置に要求する手段とを設け、主記憶装置から該当アド
レスの記憶キーが読み出され、変換索引緩衝機構に登録
される以前に、プリフェッチのためのブロックフェッチ
を主記憶制御装置に要求するプリフェッチ制御方式であ
る。
ージ単位に主記憶装置内に有し、主記憶装置の内容の一
部の写しを保持するキャッシュメモリを中央処理装置内
に有する、動的アドレス変換機構及び上記憶キーを含ん
だ変換索引緩衝機構を用いた仮想記憶方式の情報処理装
置であって、主記憶装置内のデータにアクセスする際に
は上記変換索引緩衝機構中の記憶キーを参照してアクセ
スの可否を決定する情報処理装置において、 主記憶装置中のあるアドレスのデータにアクセスする際
に、該アクセスの仮想アドレスが上記変換索引緩衝機構
中にない場合には、上記仮想アドレスを動的アドレス変
換機構により実アドレスに変換し、該実アドレスにより
主記憶装置内の該当アドレスの記憶キーの読み出し要求
する際に、同時に上記キャッシュメモリ中に該当アドレ
スのデータがあるか否かを確認する手段と、上記確認に
よりキャッシュメモリ中に該当アドレスがない場合は直
ちにプリフェッチの為のブロックフェッチを主記憶制御
装置に要求する手段とを設け、主記憶装置から該当アド
レスの記憶キーが読み出され、変換索引緩衝機構に登録
される以前に、プリフェッチのためのブロックフェッチ
を主記憶制御装置に要求するプリフェッチ制御方式であ
る。
［作 用コ
主記憶装置（ＭＳＬＪ）中のデータにアクセスする際に
、該アクセスのアドレスがＴＬＢ内に存在しない場合、
ＤＡＴが行なわれて仮想アドレスが実アドレスに変換さ
れ、その実アドレスを含むページの記憶キー読み出し要
求が発せられる。この時、キャッシュメモリの内容の確
認を同時に行ない、先の実アドレスの内容がキャッシュ
メモリ内に存在しない場合、次のサイクルで主記憶制御
装置（ＭＣＵ）にブロックフェッチ要求を送出し、記憶
キーによるメモリアクセスの可否のｍ認は後で行なうこ
とで、より短時間でメモリにアクセスすることを可能と
する。
、該アクセスのアドレスがＴＬＢ内に存在しない場合、
ＤＡＴが行なわれて仮想アドレスが実アドレスに変換さ
れ、その実アドレスを含むページの記憶キー読み出し要
求が発せられる。この時、キャッシュメモリの内容の確
認を同時に行ない、先の実アドレスの内容がキャッシュ
メモリ内に存在しない場合、次のサイクルで主記憶制御
装置（ＭＣＵ）にブロックフェッチ要求を送出し、記憶
キーによるメモリアクセスの可否のｍ認は後で行なうこ
とで、より短時間でメモリにアクセスすることを可能と
する。
［実施例コ
第１図は本発明の一実施例を示す図であり、ｌは仮想ア
ドレスから実アドレスを得る動的アドレス変換回路なる
ＤＡＴ回路、２はアドレス信号を選択するアドレスセレ
クタ（ＳＥＬ）、３は信号選択ゲート、４〜７はレジス
タ、８はキャッシュメモリ （ＣＡＣＨＥ） 、９はア
ンド回路、１０はオア回路、１１はレジスタを表わして
いる。
ドレスから実アドレスを得る動的アドレス変換回路なる
ＤＡＴ回路、２はアドレス信号を選択するアドレスセレ
クタ（ＳＥＬ）、３は信号選択ゲート、４〜７はレジス
タ、８はキャッシュメモリ （ＣＡＣＨＥ） 、９はア
ンド回路、１０はオア回路、１１はレジスタを表わして
いる。
また、図中の信号ｒＣＨＥ ＭＣＨＪはキャッシュメ
モリ （ＣＡＣＨＥ）８中に該当アドレスのデータがあ
るか否かの確ｍ４Ｍ号であり、他の信号は第３図の場合
と同様である。
モリ （ＣＡＣＨＥ）８中に該当アドレスのデータがあ
るか否かの確ｍ４Ｍ号であり、他の信号は第３図の場合
と同様である。
以下、本図に従いその動作を説明する。
まず、アドレスがＴＬＢ内に存在する場合は、従来方式
と全く同様の動作を行なう。記憶キーによってメモリア
クセスが禁止される場合、メモリアクセスは行なわない
。禁止されないときは、まず、キャッシュメモリ内に求
めるアドレスの内容があればそこにアクセスが行われ、
メモリアクセスは終了する。また、キャッシュメモリ内
にない場合は、実アドレスであるＣＨＥＭｌ、ＳＳ
ＡＤＲとＣＨＥ ＭＩＳＳ ＲＥＱ＝１が送られて
くる。中央上部のアドレスセレクタ（ＳＥＬ）２はＣＨ
Ｅ ＭＩＳＳ ＲＥＱ＝１である時、ＣＨＥ Ｍ
ＩＳＳ ＡＩ）ＲをＭＣＵ ＡＤＲとすべく選択す
る。そして、選択されたアドレスはレジスタ４でラッチ
されて、１サイクル後に、ＭＣＵ ＡＤＲとＢＬＯＣ
ＫＦＥＴＣＨ＝１が主記憶制御装置（ＭＣＩ）に送られ
、主記憶装置（ＭＳＵ）からのブロックフェッチを要求
する。
と全く同様の動作を行なう。記憶キーによってメモリア
クセスが禁止される場合、メモリアクセスは行なわない
。禁止されないときは、まず、キャッシュメモリ内に求
めるアドレスの内容があればそこにアクセスが行われ、
メモリアクセスは終了する。また、キャッシュメモリ内
にない場合は、実アドレスであるＣＨＥＭｌ、ＳＳ
ＡＤＲとＣＨＥ ＭＩＳＳ ＲＥＱ＝１が送られて
くる。中央上部のアドレスセレクタ（ＳＥＬ）２はＣＨ
Ｅ ＭＩＳＳ ＲＥＱ＝１である時、ＣＨＥ Ｍ
ＩＳＳ ＡＩ）ＲをＭＣＵ ＡＤＲとすべく選択す
る。そして、選択されたアドレスはレジスタ４でラッチ
されて、１サイクル後に、ＭＣＵ ＡＤＲとＢＬＯＣ
ＫＦＥＴＣＨ＝１が主記憶制御装置（ＭＣＩ）に送られ
、主記憶装置（ＭＳＵ）からのブロックフェッチを要求
する。
また、アドレスがＴＬＢ内に存在しない場合、ＤＡＴ回
ｍｌにＶＩＲＴ ＡＤＲとＤＡＴ ＲＥＱ＝ １が
送られ、ＲＥＡＬ ＡＤＲとＫＥＹＦＣ＝ １が出力
される。ＫＥＹ ＦＣ＝１に対して、アドレスセレク
タ（ＳＥＬ）２でＲＥＡＬ ＡＤＲが選択され、１サ
イクル後に、ＭＣＵ ＡＤＲとＫＥＹ ＲＥＡＤ＝
１が主記憶制御装置（ＭＣＵ）に送られ、記憶キー読み
出しを要求する。この時同時にキャッシュメモリ８がア
ドレスの内容を保持しているか否か調べられる。保持し
ている場合、ＣＨＥ ＭＣＨ＝１となる。
ｍｌにＶＩＲＴ ＡＤＲとＤＡＴ ＲＥＱ＝ １が
送られ、ＲＥＡＬ ＡＤＲとＫＥＹＦＣ＝ １が出力
される。ＫＥＹ ＦＣ＝１に対して、アドレスセレク
タ（ＳＥＬ）２でＲＥＡＬ ＡＤＲが選択され、１サ
イクル後に、ＭＣＵ ＡＤＲとＫＥＹ ＲＥＡＤ＝
１が主記憶制御装置（ＭＣＵ）に送られ、記憶キー読み
出しを要求する。この時同時にキャッシュメモリ８がア
ドレスの内容を保持しているか否か調べられる。保持し
ている場合、ＣＨＥ ＭＣＨ＝１となる。
ＫＥＹ ＦＣ＝１となったサイクルの次のサイクルでは
、ＫＥＹ ＲＥＡＤ＝１となる。アドレスセレクタ（
ＳＥＬ１２では、ＫＥＹ ＲＥＡＤ＝ １の時、ＲＥ
ＡＬ ＡＤＲをレジスタ７でラッチした信号、すなわ
ち１サイクル前のＲＥＡＬ ＡＤＲが選択される。従
って、キャッシュがアドレスの内容を保持していない場
合（ＣＨＥ ＭＣＨ＝０） 、図下方のアンド回路９
、オア回路１０の出力は１になり、１サイクル後に、Ｍ
ＣＵ ＡＤＲとＢＬＯＣＫ ＦＥＴＣＨ＝１が主記
憶制御装置（ＭＣＩ）に送られ、主記憶装置（ＭＳＵ）
からのブロックフェッチを要求する。
、ＫＥＹ ＲＥＡＤ＝１となる。アドレスセレクタ（
ＳＥＬ１２では、ＫＥＹ ＲＥＡＤ＝ １の時、ＲＥ
ＡＬ ＡＤＲをレジスタ７でラッチした信号、すなわ
ち１サイクル前のＲＥＡＬ ＡＤＲが選択される。従
って、キャッシュがアドレスの内容を保持していない場
合（ＣＨＥ ＭＣＨ＝０） 、図下方のアンド回路９
、オア回路１０の出力は１になり、１サイクル後に、Ｍ
ＣＵ ＡＤＲとＢＬＯＣＫ ＦＥＴＣＨ＝１が主記
憶制御装置（ＭＣＩ）に送られ、主記憶装置（ＭＳＵ）
からのブロックフェッチを要求する。
先に主記憶制御装置（ＭＣＵ）に送出した記憶キー読み
出し要求に対して記憶キーが返された後、その記憶キー
によるメモリアクセスの可否を判断する。
出し要求に対して記憶キーが返された後、その記憶キー
によるメモリアクセスの可否を判断する。
第１図は本発明の一実施例を示す図、第２図よＴＬＢの
エン） ＩＪ−構造を示す図、第３図は従来方式の構成
例を示す図である。 １・・・ＤＡＴ回路、２・・・アドレスセレクタ （Ｓ
ＥＬ）、３・・・信号選択ゲート、４〜７・・・レジス
タ、８・・・キャッシュメモリ、９・・・アンド回路、
１０・・・オア回路、＋１・・レジスタ［発明の効果］ 以上説明した如く、本発明によれば、記憶キーが読み出
される前にブロックフェッチの要求を発行することで、
従来方式における主記憶装置（ＭＳＵ）から記憶キーが
読み出されるまでの待ち時間を省き、より高速な動作を
達成する効果がある。
エン） ＩＪ−構造を示す図、第３図は従来方式の構成
例を示す図である。 １・・・ＤＡＴ回路、２・・・アドレスセレクタ （Ｓ
ＥＬ）、３・・・信号選択ゲート、４〜７・・・レジス
タ、８・・・キャッシュメモリ、９・・・アンド回路、
１０・・・オア回路、＋１・・レジスタ［発明の効果］ 以上説明した如く、本発明によれば、記憶キーが読み出
される前にブロックフェッチの要求を発行することで、
従来方式における主記憶装置（ＭＳＵ）から記憶キーが
読み出されるまでの待ち時間を省き、より高速な動作を
達成する効果がある。
Claims (1)
- 【特許請求の範囲】 キー制御保護に用いる記憶キーをページ単位に主記憶装
置内に有し、主記憶装置の内容の一部の写しを保持する
キャッシュメモリを中央処理装置内に有する、動的アド
レス変換機構及び上記記憶キーを含んだ変換索引緩衝機
構を用いた仮想記憶方式の情報処理装置であって、主記
憶装置内のデータにアクセスする際には上記変換索引緩
衝機構中の記憶キーを参照してアクセスの可否を決定す
る情報処理装置において、主記憶装置のあるアドレスの
データにアクセスする際に、該アクセスの仮想アドレス
が上記変換索引緩衝機構中にない場合には、 上記仮想アドレスを動的アドレス変換機構により実アド
レスに変換し、該実アドレスにより主記憶装置内の該当
アドレスの記憶キーの読み出し要求する際に、同時に上
記キャッシュメモリ中に該当アドレスのデータがあるか
否かを確認する手段と、 上記確認によりキャッシュメモリ中に該当アドレスがな
い場合は、直ちにプリフェッチの為のブロックフェッチ
を主記憶制御装置に要求する手段とを設け、 主記憶装置から該当アドレスの記憶キーが読み出され、
変換索引緩衝機構中に登録される以前に、プリフェッチ
のためのブロックフェッチを主記憶制御装置に要求する
ことを特徴とするプリフェッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106066A JP2501353B2 (ja) | 1989-04-27 | 1989-04-27 | プリフェッチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106066A JP2501353B2 (ja) | 1989-04-27 | 1989-04-27 | プリフェッチ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285440A true JPH02285440A (ja) | 1990-11-22 |
| JP2501353B2 JP2501353B2 (ja) | 1996-05-29 |
Family
ID=14424232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106066A Expired - Fee Related JP2501353B2 (ja) | 1989-04-27 | 1989-04-27 | プリフェッチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501353B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883077B2 (en) | 2001-10-25 | 2005-04-19 | Fujitsu Limited | Cache control device and method with TLB search before key receipt |
| WO2007052369A1 (ja) | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置，情報処理装置，及び演算処理装置のメモリアクセス方法 |
-
1989
- 1989-04-27 JP JP1106066A patent/JP2501353B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883077B2 (en) | 2001-10-25 | 2005-04-19 | Fujitsu Limited | Cache control device and method with TLB search before key receipt |
| WO2007052369A1 (ja) | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置，情報処理装置，及び演算処理装置のメモリアクセス方法 |
| US7797494B2 (en) | 2005-10-31 | 2010-09-14 | Fujitsu Limited | Arithmetic processor, information processing apparatus and memory access method in arithmetic processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2501353B2 (ja) | 1996-05-29 |
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