JP2845754B2

JP2845754B2 - マルチプロセッサシステム

Info

Publication number: JP2845754B2
Application number: JP6148237A
Authority: JP
Inventors: 一福澤
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1994-06-29
Filing date: 1994-06-29
Publication date: 1999-01-13
Anticipated expiration: 2014-01-13
Also published as: JPH0816477A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムに係わり、特にマルチプロセッサ間のアドレス変換
バッファの同期制御に関する。

【０００２】

【従来の技術】最近のコンピュータシステムでは、仮想
記憶方式を採用している。この場合、プログラム上の論
理アドレスを実際のメモリ上の実アドレスに変換するた
めにアドレス変換テーブルが作成される。このアドレス
変換テーブルはメモリ上に置かれる。そのために、命令
を解読し、実行を行う演算処理装置（またはプロセッ
サ，以下、ＥＰＵと称す）はメモリをアクセスする度毎
に、論理アドレスから実アドレスへの変換を行うため
に、メモリ上のアドレス変換テーブルを参照しなければ
ならない。この時のオーバーヘッドを削減するために、
一度アドレス変換を実施した結果を利用し、論理アドレ
スから実アドレスへの変換対を複数個保持するアドレス
変換バッファ（以下、ＴＬＢと称す）をＥＰＵ内に設
け、アドレス変換の高速化を行うのが一般的である。

【０００３】近年、このようなＥＰＵを複数台使用し
て、密結合マルチプロセッサシステムを構成し、システ
ムの性能を向上させる技術が極めて重要になってきてい
る。この場合に、克服しなければならない技術課題の一
つに、複数のＥＰＵ間のＴＬＢ内容の一致保証の問題が
ある。例えば、あるＥＰＵが必要としているページ（ア
ドレス空間をある大きさの単位で分割したときのデータ
の大きさの単位。アドレス変換はこのベージ単位で実行
される。）がメモリ上に存在しないことを検出すると、
このＥＰＵはページフォルトをＯＳに通知する。ＯＳは
メモリ上から不要のページを選択し、この不要のページ
とディスクなどの外部記憶装置上に存在する上記のＥＰ
Ｕが必要としているページとの入れ換え処理を行う。

【０００４】この時、新たにメモリ上に割り付けられた
ページには、外部記憶装置上に追い出されたページの以
前の実アドレスが割り付けられるとともに、ＥＰＵは新
しいページの論理アドレスと実アドレスとの対応が取れ
るようにアドレス変換テーブルの内容を書き換える。こ
の時、外部記憶装置に追い出された古いページに対応す
るアドレス変換対を登録しているＴＬＢがあれば、この
古いアドレス変換対を無効化し、全ＴＬＢの内容を一致
させるための同期制御が必要になる。

【０００５】具体的には、上記のＥＰＵは、自ＥＰＵ内
のＴＬＢおよび、他のＥＰＵ内のＴＬＢに無効化すべき
ページの論理アドレスを送出し、この論理アドレスによ
って全ＴＬＢを検索して、無効化すべきアドレス変換対
が検出された時には、このアドレス変換対を消去する。
このアドレス変換対の無効化処理はＴＬＢ同期クリア命
令として実行される。

【０００６】従来のマルチプロセッサにおけるＴＬＢの
同期無効化処理の主要部をブロック図で示した図４を参
照すると、このマルチプロセッサシステムは、４台のＥ
ＰＵ１、２、３および４と、２台のシステム制御装置
（以下、ＳＣＵと称す）５ｂよび６ｂを備えている。説
明に必要のないメモリなどは省略している。

【０００７】各々のＥＰＵ１、２、３および４内には、
それぞれＴＬＢ１１、２１、３１および４１が設けられ
ている。ＥＰＵ１および２はバス７０を介してＳＣＵ５
ｂに接続され、ＥＰＵ３および４はバス７１を介してＳ
ＣＵ６ｂに接続されている。ＳＣＵ５ｂとＳＣＵ６ｂ
は、バス７２を介して互いに接続され、バス７０、７１
および７２は、制御線、アドレス線およびデータ線から
構成されている。

【０００８】さらに、ＳＣＵ５ｂはセレクタ５１、レジ
スタ５２、駆動バッファ５６〜５９および制御回路５５
を有し、バス７０は駆動バッファ５７に接続され、駆動
バッファ５７の出力端はセレクタ５１の一方の入力端お
よび制御回路５５にそれぞれ接続される。セレクタ５１
の出力端はレジスタ５２に接続され、その出力端は駆動
バッファ５６および５８にそれぞれ接続され、かつこれ
らの出力端はデータバス７０および７２にそれぞれ接続
される。

【０００９】一方駆動バッファ５９の入力端はデータバ
ス７２に接続されその出力端はセレクタ５１および制御
回路５５のそれぞれ他方の入力端に接続される。制御回
路５５の一方の出力端は駆動バッファ５６の他方の入力
端に、制御回路５５の他方の出力端は駆動バッファ５８
の他方の入力端にそれぞれ接続されて構成されている。

【００１０】ＳＣＵ６ｂはＳＣＵ５ｂと同一構成であり
構成要素の符号の５１と６１、５２と６２、５３と６
３、５４と６４、５６と６６、５７と６７および５８と
６８がそれぞれ対応する。

【００１１】ＥＰＵ２がＴＬＢ同期クリア命令を実行す
る場合を説明する。ＴＬＢ同期クリア命令では、無効化
すべきＴＬＢの論理アドレスが指定される。ＥＰＵ２が
ＴＬＢ同期クリア命令を解読すると、指定されたＴＬＢ
無効化論理アドレスに従って、ＴＬＢ２１から無効化す
べきアドレス変換対を消去する。同時にＥＰＵ２は、Ｔ
ＬＢ無効化要求とＴＬＢ無効化論理アドレスをバス７０
の制御線とアドレス線を使用してＳＣＵ５ｂに送出す
る。ＴＬＢ無効化要求は駆動バッファ５７を介して制御
回路５５に通知され、ＴＬＢ無効化論理アドレスは、セ
レクタ５１を通してレジスタ５２にセットされる。

【００１２】制御回路５５は、バス７２の制御線とアド
レス線を使用して、ＴＬＢ無効化要求とＴＬＢ無効化論
理アドレスをＳＣＵ６ｂに送出する。ＴＬＢ無効化要求
は制御回路６５に通知され、ＴＬＢ無効化論理アドレス
は、セレクタ６１を通してレジスタ６２にセットされ
る。

【００１３】次に制御回路５５および６５はバス７０お
よびバス７１の制御線とアドレス線を使用して、ＴＬＢ
無効化要求とＴＬＢ無効化論理アドレスをＥＰＵ１、３
および４に送出する。ＴＬＢ無効化要求を受け取ったＥ
ＰＵ１、３および４は、それぞれのＴＬＢ１１、３１お
よび４１からＴＬＢ無効化論理アドレスに従って、無効
化すべきアドレス変換対を消去する。

【００１４】この一連の処理により、各ＥＰＵ１、２、
３および４の中のＴＬＢ１１、２１、３１および４１か
ら無効化すべき変換対が消去され、ＴＬＢ１１、２１、
３１および４１の内容の一致が取られる。この無効化処
理が終了すると、ＥＰＵ１はバス７０の制御線を使用し
て、ＴＬＢ無効化処理が終了したことをＳＣＵ５ｂに通
知し、ＥＰＵ３および４はバス７１の制御線を使用し
て、ＴＬＢ無効化処理が終了したことをＳＣＵ６ｂに通
知する。

【００１５】ＳＣＵ６ｂに通知されたＴＬＢ無効化処理
の終了信号は専用配線７４を通してＳＣＵ５ｂに通知さ
れる。ＳＣＵ５ｂは、各々のＴＬＢ無効化処理の終了信
号をバス７０の制御線を通してＥＰＵ２に通知する。Ｅ
ＰＵ２はＥＰＵ１、３および４からのＴＬＢ無効化処理
の終了信号を全て受け取ると、このＴＬＢ同期クリア命
令が終了したと判断して、新たな命令の処理を開始す
る。

【００１６】ＥＰＵ３または４がＴＬＢ同期クリア命令
を実行する場合も同様な手順で実行され、その場合のＴ
ＬＢ無効化処理の終了信号は専用配線７４を通してＳＣ
Ｕ５ｂに通知する。

【００１７】また、従来のアドレス変換制御の他の例が
特開平４−３５２０４７号公報に記載されている。同公
報記載のアドレス変換制御は、あるマイクロプロセッサ
がアドレス変換テーブルの論理ページに対応する内容を
書き換えた場合に、アドレス変換無効化命令により自ア
ドレス変換バッファの無効化と同時に、他の全てのマイ
クロプロセッサ内のアドレス変換バッファの無効化も行
なうことが出来るように構成されている。そのため、無
効化命令で指定された論理アドレスをマイクロプロセッ
サチップ外部に出力し、他のマイクロプロセッサにその
論理アドレスを入力し、その論理アドレスに対応する変
換対をアドレス変換バッファから消去させるようにした
ものである。

【００１８】

【発明が解決しようとする課題】以上説明した従来のマ
ルチプロセサシステムでは、あるＥＰＵがメモリ上のア
ドレス変換テーブルを書き換えて、ＴＬＢ同期クリア命
令を実行するときに、全ＥＰＵにＴＬＢ無効化論理アド
レスを送出し、全ＥＰＵでＴＬＢの無効化処理を等しく
実行しなければならなかった。また、ＴＬＢ同期クリア
命令を実行するＥＰＵは、他の全てのＥＰＵのＴＬＢ無
効化処理の終了を確認した後でなければ新たな命令の実
行が開始できなかった。

【００１９】一方、現実的には、各々のＥＰＵは固有の
アドレス空間を割り当てられていることが多く、実際に
ＴＬＢ同期クリア命令で無効果すべきアドレス変換対を
保持しているＴＬＢの数は非常に少ない。また複数のＥ
ＰＵによって共有されるアドレス空間はメモリ上に常駐
されるように制御されることが多く、ＴＬＢ同期クリア
命令によるＴＬＢの無効化処理自体が非常に少ない。

【００２０】しかるに、従来のマルチプロセッサシステ
ムでは、ＴＬＢ同期クリア命令を実行する毎に、実際に
はＴＬＢのアドレス変換対の無効化の処理の必要のない
大半のＥＰＵを含めて、全てのＥＰＵで等しくＴＬＢの
アドレス変換対の無効化処理によるオーバーヘッドの性
能低下が生じるという問題点があった。しかも、ＴＬＢ
同期クリア命令を実行しているＥＰＵは、他の全てのＥ
ＰＵからのＴＬＢ無効化処理の終了を待たねばならず、
例えば一台のＥＰＵでも、実行時間の非常に長い命令を
実行中のために、このＴＬＢ無効化処理が保留された場
合には、性能低下が著しくなるという問題点があった。

【００２１】ところで、このＴＬＢ同期クリア命令の実
行は一つのＥＰＵに一つのアドレス空間が割り当てられ
た時に必然的に生じる問題で、ＥＰＵの台数の増加に比
例して、このＴＬＢ同期クリア命令の出現数も比例して
増加する。従って、従来のマルチプロセッサシステムで
は、ＥＰＵの台数を増加させてシステムの性能を向上さ
せようとする場合に、上述したＴＬＢ同期クリア命令の
オーバーヘッドによるシステムの性能が低下するという
問題が極めて重大になっていた。

【００２２】本発明の目的は上述した問題点に鑑みなさ
れたものであり、マルチプロセッサシステムの各ＥＰＵ
間におけるＴＬＢの一致処理の高速化を実現することに
ある。

【００２３】

【課題を解決するための手段】本発明のマルチプロセッ
サシステムは、演算処理装置が論理アドレスおよび実ア
ドレスのアドレス変換対を複数個含んだアドレス変換バ
ッファを有し、この演算処理装置を複数個備え、無効果
すべき前記アドレス変換対が検出されたときにアドレス
変換バッファ同期クリア命令を実行してこのアドレス変
換対を消去するマルチプロセッサシステムにおいて、前
記アドレス変換バッファのそれぞれの内容の論理アドレ
スのうち、ページ内アドレスと上位ビットのキーアドレ
ス部および下位ビットのアドレス指定部のうち前記上位
ビットのキーアドレスのみの写しが転送されて記憶され
る複数の記憶手段と、前記複数の演算処理装置のうちの
所定の演算処理装置が前記アドレス変換バッファ同期ク
リア命令を実行して複数の前記アドレス変換バッファの
無効化処理を実行する場合に、前記アドレス変換バッフ
ァの無効化論理アドレスのうちの前記アドレス指定部に
よって前記複数の記憶手段の前記キーアドレス内容を検
索する手段とを有するシステム制御装置を備え、このキ
ーアドレス検索結果に従い前記複数の記憶手段のうちの
いずれかに前記アドレス変換バッファの前記無効化論理
アドレスが登録されているかを検出するとともに、この
検出結果に従い前記記憶手段の前記キーアドレス内容に
対応する前記複数の演算処理装置に対して、前記無効化
論理アドレスによるアドレス変換バッファ無効化要求を
送出することを特徴とする。また、前記システム制御装
置は、前記複数の演算処理装置のうちあらかじめ定めら
れた複数の演算処理装置に接続される複数のシステム制
御装置であって、それぞれのシステム制御装置は接続さ
れている前記複数の演算処理装置のいずれか１つが前記
アドレス変換同期クリア命令を実行して前記アドレス変
換バッファの無効化処理を実行する際に、この演算処理
装置が送出する前記無効化論理アドレスを保持する第１
の保持手段と、この保持された前記無効化論理アドレス
を基に前記複数の記憶手段の前記キーアドレス内容を検
索する手段と、この検索結果に従って前記複数の記憶手
段にそれぞれ対応した前記演算処理装置に対して前記ア
ドレス変換バッファ無効化要求を送出する第１の送出手
段と、前記他のシステム制御装置に前記アドレス変換バ
ッファ無効化要求を送出する第２の送出手段と、前記他
のシステム制御装置から送出された前記無効化論理アド
レスを保持する第２の保持手段と、この保持された前記
無効化論理アドレスによって前記複数の記憶手段の前記
キーアドレス内容を検索する手段と、この検索結果に従
って前記演算処理装置に前記他のシステム制御装置から
送出された前記アドレス変換バッファ無効化要求を送出
する第３の送出手段と、これらの前記第１および前記第
２の保持手段と前記第１、前記第２および前記第３の送
出手段の動作を制御する制御回路とを有してなる。さら
に、新な前記アドレス変換対の登録時と前記無効化論理
アドレスの索引時とにおいて前記第１および前記第２の
保持手段と前記第１、前記第２および前記第３の送出手
段とがそれぞれ同一のレジスタおよびこのレジスタに前
置されるセレクタを用いることによってそれぞれの処理
が実行される。さらにまた、前記あらかじめ定められた
複数の演算処理装置が接続される複数の前記システム制
御装置のそれぞれが、前記アドレス変換バッファの無効
化論理アドレスによって前記複数の記憶手段の前記キー
アドレス内容を検索した結果前記無効化論理アドレスが
登録されていないことを検出し、前記記憶手段の前記キ
ーアドレス内容に対応した前記アドレス変換バッファを
有する前記演算処理装置に対しては前記無効化論理アド
レスによるアドレス変換バッファ無効化要求の送出を抑
止し、かつ前記演算処理装置に対するアドレス変換バッ
ファの無効化処理が終了したことを前記アドレス変換バ
ッファ同期クリア命令を実行している前記所定の演算処
理装置に通知する手段とを備える。また、前記あらかじ
め定められた複数の演算処理装置が接続される複数の前
記システム制御装置のそれぞれが、前記他のシステム制
御装置から受け付けた前記アドレス変換バッファの無効
化論理アドレスによって前記複数の記憶手段の前記キー
アドレス内容を検索した結果、前記無効化論理アドレス
が登録されていないことが検出された場合は、前記複数
の記憶手段の前記キーアドレス内容に対応するアドレス
変換バッファの無効化処理の終了を前記他のシステム制
御装置に通知する手段と、前記他のシステム制御装置か
ら前記無効化処理の終了を受け付けた場合に、この終了
通知を前記アドレス変換バッファ同期クリア命令を実行
している前記所定の演算処理装置に通知する手段とを備
える。

【００２４】また、前記複数の記憶手段が、それぞれ対
応する前記アドレス変換バッファの論理アドレス部のみ
を保持するように構成されてもよい。

【００２５】さらに、前記複数の演算処理装置に接続さ
れるシステム制御装置を有し、このシステム制御装置は
前記複数の演算処理装置がそれぞれ有する前記アドレス
変換バッファに対応した複数の前記記憶手段を備えても
よい。

【００２６】さらにまた、前記複数の演算処理装置のう
ちあらかじめ定められた複数の演算処理装置に接続され
る複数の前記システム制御装置それぞれが前記複数の記
憶手段を有し、かつ接続されている前記複数の演算処理
装置のいずれか１つが前記アドレス変換同期クリア命令
を実行して前記アドレス変換バッファの無効化処理を実
行する際に、この演算処理装置が送出する前記無効化論
理アドレスを保持する第１の保持手段と、この保持され
た前記無効化論理アドレスを基に前記複数の記憶手段の
内容を検索する手段と、この検索結果に従って前記複数
の記憶手段にそれぞれ対応した前記演算処理装置に対し
て前記アドレス変換バッファ無効化要求を送出する前記
第１の送出手段と、他の前記システム制御装置に前記ア
ドレス変換バッファ無効化要求を送出する第２の送出手
段と、他の前記システム制御装置から送出された前記無
効化論理アドレスを保持する第２の保持手段と、この保
持された前記無効化論理アドレスによって前記複数の記
憶手段の内容を検索する手段と、この検索結果に従って
前記演算処理装置に前記他のシステム制御装置から送出
された前記アドレス変換バッファ無効化要求を送出する
第３の送出手段とを有することができる。

【００２７】また、前記あからじめ定められた複数の演
算処理装置が接続される複数の前記システム制御装置の
それぞれが、前記演算処理装置および前記他のシステム
制御装置からそれぞれ発生する前記アドレス変換バッフ
ァ無効化要求に対して、前記無効化論理アドレスを保持
する前記第１の保持手段と前記複数の記憶手段の内容を
検索する手段と前記複数の演算処理装置に前記アドレス
変換バッファ無効化要求を送出する前記第１の送出手段
とを、新な前記アドレス変換対の登録時と前記無効化論
理アドレスの索引時とで共用するように構成することも
できる。

【００２８】さらに、前記あらかじめ定められた複数の
演算処理装置が接続される複数の前記システム制御装置
のそれぞれが、前記アドレス変換バッファの無効化論理
アドレスによって前記複数の記憶手段を検索した結果、
前記無効化論理アドレスが登録されていないことを検出
し、前記記憶手段に対応した前記アドレス変換バッファ
を有する前記演算処理装置に対しては前記無効化論理ア
ドレスによるアドレス変換バッファ無効化要求の送出を
抑止し、かつ前記演算処理装置に対するアドレス変換バ
ッファの無効化処理が終了したことを前記アドレス変換
バッファ同期クリア命令を実行している前記所定の演算
処理装置に通知する手段を備えてもよい。

【００２９】さらにまた、前記あらかじめ定められた複
数の演算処理装置が接続される複数の前記システム制御
装置のそれぞれが、他の前記システム制御装置から受け
付けた前記アドレス変換バッファの無効化論理アドレス
によって前記複数の記憶手段を検索した結果、前記無効
化論理アドレスが登録されていないことが検出された場
合は、前記複数の記憶手段に対応するアドレス変換バッ
ファの無効化処理の終了を前記他のシステム制御装置に
通知する手段と、他の前記システム制御装置から前記無
効化処理の終了を受け付けた場合に、この終了通知を前
記アドレス変換バッファ同期クリア命令を実行している
前記所定の演算処理装置に通知する手段を備えることも
できる。

【００３０】

【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のマルチプロセサシステム
のブロック図である。図１において、従来の技術のマル
チプロセッサシステムを示した図４の構成要素と同一の
構成要素とは同一符号を付してある。本実施例のマルチ
プロセッサシステムは４台のＥＰＵ１、２、３および４
と、２台のＳＣＵ５ａおよび６ａから構成される４ＥＰ
Ｕマルチプロセッサシステムであり、本発明と直接関係
のないメモリなどは省略している。

【００３１】再び図１を参照すると、ＥＰＵ１および２
はバス７０を介してＳＣＵ５ａに接続され、ＥＰＵ３お
よび４はバス７１を介してＳＣＵ６ａに接続されてい
る。ＳＣＵ５ａとＳＣＵ６ａは、バス７２を介して互い
に接続され、かつ双方間の特殊な制御は専用配線７３お
おび７４で行なう。

【００３２】７１および７２はいずれも制御線、アドレ
ス線およびデータ線から構成されている。ＥＰＵ１、
２、３および４はそれぞれＴＬＢ１１、２１、３１およ
び４１を有している。各々のＴＬＢ１１、２１、３１お
よび４１はＫｅｙ部とＤａｔａ部からなり、Ｋｅｙ部に
は、メモリアクセスで使用された論理アドレスが登録さ
れ、Ｄａｔａ部には、そのＫｅｙ部に登録される論理ア
ドレスをアドレス変換を実行して得られた実アドレスが
Ｋｅｙ部の論理アドレスと対応する位置に登録される。

【００３３】各々のＴＬＢ１１、２１、３１および４１
はこのようなアドレス変換対を複数個保持している。Ｔ
ＬＢの構成は一般的に知られているものであり、フル・
アソシアティブ構成であっても、セット・アソシアティ
ブ構成であっても構わない。

【００３４】ＴＬＢがフル・アソシアティブ構成の場合
は、Ｋｅｙ部には、アドレス変換に必要なのいページ内
アドレスを除いた論理アドレスの全ビットが登録され
る。また、アドレス変換対はＴＬＢの全てのエントリの
任意の場所に登録可能である。

【００３５】一方、ＴＬＢがセット・アソシアティブ構
成の一般的な例を示した図２を参照すると、上位ビット
のＫｅｙアドレス部２０６と下位ビットのアドレス指定
部２０７とを有する論理アドレス部およびその対応する
ページのページ内アドレス２０８からなる論理アドレス
２０１と、メモリアクセスで使用したｋｅｙアドレス部
２０６を一次記憶するレジスタ２０９とこのアドレスに
記憶される論理アドレスをアドレス変換して得られた実
アドレスが、レジスタ２０９内の論理アドレスに対応し
た位置に記憶されるレジスタ２１０とからなる書き込み
用レスレジスタ２０２と、論理アドレス２０１のアドレ
ス指定部２０７で指定される番地に対応してレジスタ２
０９のアドレスが格納されるｋｅｙアドレス２１１およ
びレジスタ２１０の実アドレスのデータが格納される実
アドレス部２１２からなるＴＬＢ２０３と、Ｋｅｙアド
レス２１１の内容とｋｅｙアドレス部２０６の内容とを
比較する比較器２０４とを有し、論理アドレス２０１に
対応する実アドレス２０５は、上位ビットにＴＬＢ２０
３の実アドレス部２１２が登録される実アドレス部２１
３と論理アドレス２０１のページ内アドレス２０８が登
録されるページ内アドレス２１４とからなる。

【００３６】すなわち、アドレス変換対の登録場所は、
プログラム上で指定された論理アドレス２０１からベー
ジ内アドレス２０８とｋｅｙアドレス部２０６を除いた
アドレス指定部２０７の複数の固定ビットによって指定
される。このアドレス指定部２０７はＴＬＢ２０３のア
ドレス登録数を指定可能なビット数が用意されている。

【００３７】ＴＬＢ２０３のｋｅｙアドレス２１１に
は、論理アドレス２０１からベージ内アドレス２０８お
よびアドレス指定部２０７を除いたｋｅｙアドレス部２
０６が登録される。また、アドレス指定部２０７は一般
的にページ内アドレス２０８を除いた論理アドレス２０
１内の下位部分のアドレスが使用される。アドレス変換
対の登録は図示されていない制御回路により制御される
が、その制御のタイミングは比較器２０４の比較結果を
トリガとしている。本実施例では、このセット・アソシ
アティブ構成のＴＬＢが採用されているとして説明を行
う。

【００３８】次にＳＣＵ５ａおよび６ａの内部の構成に
ついて説明する。セレクタ５１は、バス７０およびバス
７２を通して送られてくるデータの一方をセレクトし、
レジスタ５２にセットする。セレクタ６１は、バス７１
およびバス７２を通して送られてくるデータの一方をセ
レクトし、レジスタ６２にセットする。レジスタ５２お
よび６２にセットされるデータは、バス７０、７１およ
び７２のアドレス線を通して送られてくるアドレスデー
タである。バス７０、７１および７２のアドレス線を通
して送られてくるデータは、メモリのストアなどで使用
されるデータであり、本発明とは直接関係しないため、
今後の説明では省略する。

【００３９】レジスタ５２および６２にセットされたア
ドレスデータのうち下位部分は、コピーＴＬＢ（以下、
ＣＴＬＢと称す）５３ａ、５３ｂ、６３ａおよび６３ｂ
に供給されて、ＣＴＬＢそれぞれのアドレス指定部とし
て使用される。残りのアドレスデータの上位部分は、Ｃ
ＴＬＢ５３ａ、５３ｂ、６３ａおよび６３ｂのｋｅｙ部
の内容と比較するために比較器５４ａ、５４ｂ、６４ａ
および６４ｂに供給される。

【００４０】ＣＴＬＢ５３ａ、５３ｂ、６３ａおよび６
３ｂは、ＴＬＢ１１、２１、３１および４１の内容の写
しをそれぞれ保持するメモリである。ＣＴＬＢ５３ａ、
５３ｂ、６３ａおよび６３ｂはＴＬＢ１１、２１、３１
および４１の内容のうち、Ｋｅｙ部の内容のみを保持す
るように構成されており、ハードウェア量の削減を図っ
ている。ＣＴＬＢ５３ａ、５３ｂ、６３ａおよび６３ｂ
の内容の更新は、ＴＬＢ１１、２１、３１もしくは４１
のアドレス変換対が更新される時に同時に行われる。

【００４１】つまり、ＥＰＵ１、２、３もしくは４で新
たな論理アドレスを実アドレスに変換する時に、求める
アドレス変換対がＴＬＢ１１、２１、３１もしくは４１
に存在せず、この論理アドレスのアドレス変換を実行
し、新たなアドレス変換対をＴＬＢ１１、２１、３１も
しくは４１に登録する時に、同時にＣＴＬＢ５３ａ、５
３ｂ、６３ａおよび６３ｂの内容の更新も行なわれる。

【００４２】ここで、ＥＰＵ３でアドレス変換が実行さ
れ、ＴＬＢ３１に新たなアドレス変換対が登録される場
合を説明する。この時、同時にこの新たに登録されるア
ドレス変換対の内の論理アドレス部とＴＬＢ更新指示お
よびＥＰＵ３を示すＥＰＵ番号が、バス７１のアドレス
線と制御線を通してＳＣＵ６ａに送出される。

【００４３】ＳＣＵ６ａに送られてきた論理アドレスは
セレクタ６１を通してレジスタ６２にセットされ、ＴＬ
Ｂ更新指示およびＥＰＵ番号は制御回路６５に通知され
る。

【００４４】すると制御回路６５の指示により、レジス
タ６２にセットされた論理アドレスの内の、ＣＴＬＢ６
３ａのアドレスを指定するアドレス指定部によってＣＴ
ＬＢ６３ａの更新すべきアドレス位置が指定される。こ
の指定によって、レジスタ６２にセットされている論理
アドレスの内のアドレス指定部を除く上位のアドレス
部、即ちＴＬＢ３１のＫｅｙ部の内容がＣＴＬＢ６３ａ
の所定の位置に登録される。この一連の処理によって、
ＴＬＢ３１に新たに登録されたアドレス変換対のＫｅｙ
部の写しがＣＴＬＢ６３ａにコピーされたことになる。
他のＣＴＬＢ５３ａ、５３ｂおよび６３ｂの更新処理も
同様に行われる。

【００４５】ＣＴＬＢ５３ａ、５３ｂ、６３ａおよび６
３ｂの索引は、レジスタ５２および６２にセットされた
論理アドレスの内のアドレス指定部によってＣＴＬＢ５
３ａ、５３ｂ、６３ａおよび６３ｂがアドレスされ、そ
のアドレス位置からＣＴＬＢ５３ａ、５３ｂ、６３ａお
よび６３ｂの内容が読み出されることで行われる。

【００４６】この読み出されたＣＴＬＢ５３ａ、５３
ｂ、６３ａおよび６３ｂの内容は、それぞれ比較器５４
ａ、５４ｂ、６４ａおよび６４ｂに送出される。比較器
５４ａ、５４ｂ、６４ａおよび６４ｂは、レジスタ５２
および６２にセットされた論理アドレスの内の下位のア
ドレス指定部を除く上位のアドレス部とＣＴＬＢ５３
ａ、５３ｂ、６３ａよび６３ｂから読み出された内容と
をそれぞれ比較する比較器で、その比較結果は、それぞ
れ制御回路５５および６５に通知される。制御回路５５
および６５は、入力される情報に応じて様々な制御を行
う制御回路である。

【００４７】次に本発明の特徴である、ＴＬＢ同期クリ
ア命令の動作について図１およびその動作説明用のフロ
ーチャートを示した図３を参照して説明する。ＥＰＵ２
がＴＬＢ同期クリア命令を実行する場合を説明する。Ｅ
ＰＵ２がＴＬＢ同期クリア命令を解読すると、命令によ
って指定されたＴＬＢ無効化論理アドレスが取り出され
る。このＴＬＢ無効化論理アドレスに従って、ＥＰＵ２
は、ＴＬＢ２１から無効化すべきアドレス変換対を消去
する。同時にＥＰＵ２は、ＴＬＢ無効化要求とＴＬＢ無
効化論理アドレスをバス７０の制御線とアドレス線を使
用してＳＣＵ５ａに送出する（図３−３０１）。この
時、ＥＰＵ２を示すＥＰＵ番号も一緒にバス７０の制御
線を通してＳＣＵ５ａに送出する。ＴＬＢ無効化要求お
よびＥＰＵ番号は駆動バッファ５７を介して制御回路５
５に通知され、ＴＬＢ無効化論理アドレスはセレクタ５
１を通してレジスタ５２にセットされる（図３−３０
２）。

【００４８】制御回路５５は、駆動バッファ５８を介し
てバス７２の制御線とアドレス線とを使用して、ＴＬＢ
無効化要求とＴＬＢ無効化論理アドレスをＳＣＵ６ａに
送出する（図３−３０３）。ＴＬＢ無効化要求は専用配
線７３によって制御回路６５に通知され、ＴＬＢ無効化
論理アドレスは、セレクタ６１を通してレジスタ６２に
セットされる（図３−３０４）。

【００４９】次にレジスタ５２および６２にセットされ
たＴＬＢ無効化論理アドレスのアドレス指定部によって
ＣＴＬＢ５３ａ、５３ｂ、６３ａおよび６３ｂが索引さ
れ（図３−３０５）、ＣＴＬＢ５３ａ、５３ｂ、６３ａ
および６３ｂの内容が読み出されて、それぞれ比較器５
４ａ、５４ｂ、６４ａおよび６４ｂに供給される。

【００５０】比較器５４ａ、５４ｂ、６４ａおよび６４
ｂでは、ＣＴＬＢ５３ａ、５３ｂ、６３ａおよび６３ｂ
から読み出された内容とレジスタ５２および６２にセッ
トされているＴＬＢ無効化論理アドレスの内のアドレス
指定部を除く上位のアドレス部とが比較され（図３−３
０６）、その比較結果が制御回路５５および６５に通知
される。もし比較の結果が、一致を示している場合は、
対応するＴＬＢ１１、２１、３１および４１に無効化す
べきアドレス変換対があることを示し、不一致を示して
いる場合には、対応するＴＬＢ１１、２１、３１および
４１に無効化すべきアドレス変換対が存在しないことを
示している。

【００５１】説明を具体的にするために、比較器５４
ａ、５４ｂおよび６４ｂで一致が検出され、比較器６４
ａでは不一致が検出されたとする。制御回路５５および
６５は、一致が検出されたＣＴＬＢ５３ａ、５３ｂおよ
び６３ｂから無効化すべきＫｅｙ部のコピーを消去する
（図３−３０７）。同時に、バス７０および７１の制御
線とアドレス線を使用して、一致が検出されたＣＴＬＢ
５３ａ、５３ｂおよび６３ｂのうちクリア命令を実行中
の５３ｂを除く５３ａおよび５３ｂに対応するＥＰＵ１
および４にＴＬＢ無効化要求とレジスタ５２および６２
に保持されているＴＬＢ無効化論理アドレスを送出する
（図３−３０８）。このとき、ＴＬＢ同期クリア命令を
実行しているＥＰＵ２と不一致が検出されたＣＴＬＢ６
３ａに対応するＥＰＵ３とには、ＴＬＢ無効化要求の送
出が抑止される。ＴＬＢ無効化要求とＴＬＢ無効化論理
アドレスを受け取ったＥＰＵ１および４は、送出された
ＴＬＢ無効化論理アドレスに従って、ＴＬＢ１１および
４１からの無効化すべきアドレス変換対を消去し、ＴＬ
Ｂ無効化処理が終了したことをバス７０および７１の制
御線を使用して、それぞれＳＣＵ５ａおよび６ａに通知
する。ＳＣＵ６ａはの終了通知を専用配線７４を使用し
てＳＣＵ５ａに通知する。

【００５２】この双方のＴＬＢ無効化処理の終了通知
は、制御回路６５に通知される（図３−３０９）。比較
器６４ａから不一致の比較結果を受け取った制御回路５
５は、対応するＴＬＢ３１には、無効化すべきアドレス
変換対が存在しないことを認識し、ＥＰＵ３に対するＴ
ＬＢ無効化処理は必要ないと判断し、専用配線７４を使
用してＥＰＵ３のＴＬＢ無効化処理が終了したことをＳ
ＣＵ５ａに通知する。このＴＬＢ無効化処理の終了通知
も制御回路５５に通知される（図３−３１１）。

【００５３】制御回路５５ではＥＰＵ２を除く全てのＥ
ＰＵ１、３および４からＴＬＢ無効化処理の終了通知が
報告されると、ＴＬＢ無効化処理終了の代表信号をバス
７０の制御線を使用してＥＰＵ２に通知する（図３−３
１２）。このＴＬＢ無効化処理終了の代表信号を受け取
ったＥＰＵ２は、ＴＬＢ同期クリア命令が終了したと判
断して、新たな命令の処理を開始する。ＥＰＵ１、３お
よび４がＴＬＢ同期クリア命令を実行するときも同様に
行われる。

【００５４】また、本発明のマルチプロセッサシステム
では、ＥＰＵの台数を増加する時には、各々のＳＣＵに
接続されるＥＰＵの台数を増やす方法と、システム中の
ＳＣＵの台数を増やす方法の２つがある。１台のＳＣＵ
に接続されるＥＰＵの台数を増やす場合には、それに伴
ってＳＣＵ内のＣＴＬＢの追加が行われる。本発明は、
ＴＬＢ無効化処理の高速化を行う機構がＳＣＵ内で構築
されるようにしているため、上記の何れの方法でＥＰＵ
台数を増加させるときでも、ＥＰＵのハードウェア量を
増加することなく本発明を実現できる。そのため、従来
から使用しているＥＰＵをそのまま使用できる構成にな
っている。

【００５５】

【発明の効果】以上説明したように、本発明のマルチプ
ロセッサシステムは、ＴＬＢの内容の写しを記憶するコ
ピーＴＬＢ（ＣＴＬＢ）をＳＣＵ内に備え、ＴＬＢ同期
クリア命令実行時には、このＣＴＬＢを索引することに
よって、実際にＴＬＢ無効化処理が必要か否かを判断
し、ＴＬＢ無効化処理が不要なＥＰＵに対しては直ちに
ＴＬＢ無効化処理を終了させることによって、不必要な
ＴＬＢ無効化処理のオーバーヘッドを削減できるので、
システム全体の性能を大幅に向上できる効果がある。

【００５６】さらに、ＴＬＢ無効化処理の高速化を行な
う機構がＳＣＵ内で構築されるので、ＥＰＵ台数の増加
に際しても、ＥＰＵのハードウェア増加させる必要がな
く、ＥＰＵ間におけるＴＬＢの一致処理の高速化を達成
し、かつ、システムを容易に拡張できる効果がある。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサの一実施例を示すブ
ロック図である。

【図２】本発明の一実施例に適用するセット・アソシア
ティブ構成の一般的な例を示すブロック図である。

【図３】本発明の一実施例を説明するためのフローチャ
ートである。

【図４】従来のマルチプロセッサシステムの一例を示す
ブロック図である。

【符号の説明】

１〜４ＥＰＵ５ａ，６ａＳＣＵ１１，２１，３１，４１ＴＬＢ５１，６１セレクタ５２，６２レジスタ５３ａ，５３ｂ，６３ａ，６３ｂＣＴＬＢ５４ａ，５４ｂ，６４ａ，６４ｂ比較器５５，６５制御回路５６〜５９，６６〜６９駆動バッファ７０〜７２バスライン７３，７４専用配線

Claims

(57)【特許請求の範囲】

【請求項１】演算処理装置が論理アドレスおよび実ア
ドレスのアドレス変換対を複数個含んだアドレス変換バ
ッファを有し、この演算処理装置を複数個備え、無効化
すべき前記アドレス変換対が検出されたときにアドレス
変換バッファ同期クリア命令を実行してこのアドレス変
換対を消去するマルチプロセッサシステムにおいて、前記アドレス変換バッファのそれぞれの内容の論理アド
レスのうち、ページ内アドレスと上位ビットのキーアド
レス部および下位ビットのアドレス指定部のうち前記上
位ビットのキーアドレスのみの写しが転送されて記憶さ
れる複数の記憶手段と、前記複数の演算処理装置のうち
の所定の演算処理装置が前記アドレス変換バッファ同期
クリア命令を実行して複数の前記アドレス変換バッファ
の無効化処理を実行する場合に、前記アドレス変換バッ
ファの無効化論理アドレスのうちの前記アドレス指定部
によって前記複数の記憶手段の前記キーアドレス内容を
検索する手段とを有するシステム制御装置を備え、前記キーアドレス検索結果に従い前記複数の記憶手段の
うちのいずれかに前記アドレス変換バッファの前記無効
化論理アドレスが登録されているかを検出するととも
に、この検出結果に従い前記記憶手段の前記キーアドレ
ス内容に対応する前記複数の演算処理装置に対して、前
記無効化論理アドレスによるアドレス変換バッファ無効
化要求を送出することを特徴とするマルチプロセッサシ
ステム。
【請求項２】前記システム制御装置は、前記複数の演
算処理装置のうちあらかじめ定められた複数の演算処理
装置に接続される複数のシステム制御装置であって、そ
れぞれのシステム制御装置は接続されている前記複数の
演算処理装置のいずれか１つが前記アドレス変換同期ク
リア命令を実行して前記アドレス変換バッファの無効化
処理を実行する際に、この演算処理装置が送出する前記
無効化論理アドレスを保持する第１の保持手段と、この
保持された前記無効化論理アドレスを基に前記複数の記
憶手段の前記キーアドレス内容を検索する手段と、この
検索結果に従って前記複数の記憶手段にそれぞれ対応し
た前記演算処理装置に対して前記アドレス変換バッファ
無効化要求を送出する第１の送出手段と、前記他のシス
テム制御装置に前記アドレス変換バッファ無効化要求を
送出する第２の送出手段と、前記他のシステム制御装置
から送出された前記無効化論理アドレスを保持する第２
の保持手段と、この保持された前記無効化論理アドレス
によって前記複数の記憶手段の前記キーアドレス内容を
検索する手段と、この検索結果に従って前記演算処理装
置に前記他のシステム制御装置から送出された前記アド
レス変換バッファ無効化要求を送出する第３の送出手段
と、これらの前記第１および前記第２の保持手段と前記
第１、前記第２および前記第３の送出手段の動作を制御
する制御回路とを有してなる請求項１記載のマルチプロ
セッサシステム。
【請求項３】新な前記アドレス変換対の登録時と前記
無効化論理アドレスの索引時とにおいて前記第１および
前記第２の保持手段と前記第１、前記第２および前記第
３の送出手段とがそれぞれ同一のレジスタおよびこのレ
ジスタに前置されるセレクタを用いることによってそれ
ぞれの処理が実行される請求項２記載のマルチプロセッ
サシステム。
【請求項４】前記あらかじめ定められた複数の演算処
理装置が接続される複数の前記システム制御装置のそれ
ぞれが、前記アドレス変換バッファの無効化論理アドレ
スによって前記複数の記憶手段の前記キーアドレス内容
を検索した結果前記無効化論理アドレスが登録されてい
ないことを検出し、前記記憶手段の前記キーアドレス内
容に対応した前記アドレス変換バッファを有する前記演
算処理装置に対しては前記無効化論理アドレスによるア
ドレス変換バッファ無効化要求の送出を抑止し、かつ前
記演算処理装置に対するアドレス変換バッファの無効化
処理が終了したことを前記アドレス変換バッファ同期ク
リア命令を実行している前記所定の演算処理装置に通知
する手段とを備えることを特徴とする請求項２記載のマ
ルチプロセッサシステム。
【請求項５】前記あらかじめ定められた複数の演算処
理装置が接続される複数の前記システム制御装置のそれ
ぞれが、前記他のシステム制御装置から受け付けた前記
アドレス変換バッファの無効化論理アドレスによって前
記複数の記憶手段の前記キーアドレス内容を検索した結
果、前記無効化論理アドレスが登録されていないことが
検出された場合は、前記複数の記憶手段の前記キーアド
レス内容に対応するアドレス変換バッファの無効化処理
の終了を前記他のシステム制御装置に通知する手段と、
前記他のシステム制御装置から前記無効化処理の終了を
受け付けた場合に、この終了通知を前記アドレス変換バ
ッファ同期クリア命令を実行している前記所定の演算処
理装置に通知する手段とを備えることを特徴とする請求
項２記載のマルチプロセッサシステム。