JPH03135641A - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JPH03135641A
JPH03135641A JP2176362A JP17636290A JPH03135641A JP H03135641 A JPH03135641 A JP H03135641A JP 2176362 A JP2176362 A JP 2176362A JP 17636290 A JP17636290 A JP 17636290A JP H03135641 A JPH03135641 A JP H03135641A
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bus
data
memory
microprocessor
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)
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    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、汎用マイクロプロセッサに関するもので、特
に詳細にはキャッシュメモリを内蔵したマイクロプロセ
ッサの構成に関する。
（従来の技術） 第４図は、従来におけるマイクロプロセッサ、即ちＣＰ
Ｕの構成図である。従来のＣＰ　Ｕ　１０　ハ、主とし
て演算処理装置２０、即ちＰＵ、メモリマネジメントユ
ニット１３、即ちＭＭＵ、命令キャッシュメモリ１２、
データキャッシュメモリ１１、外部バスインターフェー
スユニット、即ち外部バス制御ユニット１４（ＢＩＵ）
から構成されている。そして、ＰＵ２０とＭＭＵｌ　３
とは、論理バス、即ち命令論理アドレスバス１５および
データ論理アドレスバス１６を介して接続されており、
ＭＭｏｌ３とＢＩＵ１４とは物理アドレスバス１８を介
して接続されている。また、ＰＵ２０とＢＩＵ１４との
間は、内部データバス１７を介して接続されている。上
記構成を有する従来のＣＰＵ１０の動作について説明す
る。例えば、ＰＵ２０がオペランドデータの読み込みを
行なう場合、まず、データ論理アドレスバス１６に論理
アドレスを出力する。データキャッシュ１１は、このア
ドレスがデータキャッシュ１１内に記憶されているか、
即ちこのアドレスがデータキャッシュ１１内のアドレス
値と一致するかどうかをチエツクする。
一致した場合、目的とするオペランドデータがデータキ
ャッシュ１１内にキャッシングされていることになるの
で、データキャッシュ１１はそのデータを内部データバ
ス１７を介してＰＵ２０へ転送する。もし、一致しなか
った場合、オペランドデータはデータキャッシュ１１内
にキャッシングされていないことになりＭＭｏｌ　Ｂは
、バス１６上の論理アドレスを物理アドレスに変換し、
物理バス１８を介してＢＩＵ１４に転送する。ＢＩｔＪ
１４は外部アドレスバス３０に目的とするデータのアド
レスを出力する。その結果、図示しない外部メモリ内の
データは、外部データバス３１および内部データバス１
７を介しＰＵ２０へ転送される。同時に、このデータは
データキャッシュ１１内へも書き込まれる。以上で、オ
ペランドデータの読み込みの動作は終了する。
ところで、ＰＵ２０およびＢＩＵ１４は内部データバス
１７を共用している。このため、例えば外部メモリから
内部データバス１７を介してＣＰＵ２０へデータが転送
されている間、ＢＩＵ１４は内部データバス１７を使用
することができない。
よってＢＩＵ１４は内部データバス１７を介してデータ
キャッシュメモリ１１あるいは命令キャッシュメモリ１
２ヘデータを転送することができない。
また、ＢＩＵ１４が内部データバス１７を介してデータ
キャッシュ１１あるいは命令キャッシュ１２を更新して
いる間は、ＰＵ２０は内部データバス１７を使用するこ
とができない。特にこれらのキャッシュ１１および１２
のラインサイズが大きい場合、ＢＩＵ１４は内部データ
バス１７を長時間占有することになる。この間ＰＵ２０
は、実行待ちの状態となりＣＰＵｌ０全体のスルーブツ
トが著しく低下するという問題点があった。以上は、オ
ペランドデータの読み込みの場合を例にとり説明したが
、他の動作、例えば命令フェッチ等の場合においても物
理データバス１７はＰＵ２０およびＢＩＵ１４によって
共用されるため同様の問題が生じていた。
（発明が解決しようとする課題） 以上説明したように従来のＣＰＵは、ＰＵおよびＢＩＵ
が物理バスを共用する構成になっている。よって、例え
ばＰＵが物理バスを使用する間、ＢＩＵは物理バスを使
用することができない。逆にＢＩＵが物理バスを使用す
る間、ＰＵは物理バスを使用できない。このためＣＰＵ
全体のスルーブツトが低下するという問題があった。
また、従来のマイクロプロセッサの構成では、キャッシ
ュメモリ等を増設する場合、この増設キャッシュメモリ
の動作をコントロールする為のメモリマネジメントユニ
ット（ＭＭＵ）や内部データバス等も合せて増設する必
要があり、そのため構成が複雑となっていた。また、複
数のプロセッサから構成されるマルチプロセッサの場合
も同様の問題があった。
本発明は上記の問題を解決するため、ＰＵとそれ以外の
構成要素、例えば外部バス制御手段とが独立して実行で
きるような構造を有するスルーブツトの高いマイクロプ
ロセッサを提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明のマイクロプロセッサは主として命令の解読およ
び演算を行なう演算処理装置と、論理アドレスから物理
アドレスに変換する情報を記憶したアドレス変換テーブ
ルおよびキャッシュメモリの各要素から構成される内部
メモリ群と、前記内部メモリ群の動作を制御する内部メ
モリ制御手段と、外部メモリを主な構成要素とする外部
メモリ群と前記内部メモリ群との間のデータの入出力を
制御する外部バス制御手段と、前記演算処理装置と前記
内部メモリ群および前記内部メモリ制御手段とを接続し
、論理アドレス、オペランド、命令等のデータおよび前
記内部メモリ群内のデータを転送する第１内部バスと、
前記内部メモリ群および前記内部メモリ制御手段と前記
外部バス制御手段とを接続し、前記外部メモリ群内のデ
ータを転送する第２内部バスとを具備し、前記内部メモ
リ群の各構成要素は、前記第１内部バスおよび前記第２
内部バスに対し並列に接続されていることを特徴として
おり、請求項（２）記載のマイクロプロセッサは、請求
項（１）記載のマイクロプロセッサにおいて前記外部バ
ス制御手段は、前記内部メモリ制御手段からの指示を受
けて前記外部メモリ群への書き込み要求時に該書き込み
アドレスをモニタし、そのアドレスと同一アドレスを有
する前記内部メモリ群内のデータを消去させる機能を有
し、前記内部メモリ制御手段および前記外部バス制御手
段は、前記演算処理装置の動作とは独立して動作するこ
とを特徴としており、請求項（３）記載のマイクロプロ
セッサは、請求項（１）記載のマイクロプロセッサにお
いて前記演算処理装置および前記内部メモリ群を構成要
素とするプロセッサを複数個具備し該複数のプロセッサ
は前記第２内部バスに対し並列に接続されていることを
特徴としており、請求項（４）記載のマイクロプロセッ
サは、請求項（１）記載のマイクロプロセッサおいて前
記内部メモリ群は、前記キャッシュメモリ群および前記
外部メモリ群へ転送するデータを一時的に蓄積するため
のライトバッファを含み、該ライトバッファは前記第１
内部バスおよび前記第２内部バスに対し並列に接続され
ていることを特徴としており、請求項（５）記載のマイ
クロプロセッサは請求項（１）記載のマイクロプロセッ
サにおいて前記キャッシュメモリは、命令キャッシュメ
モリおよびデータキャッシュメモリから構成され各々の
キャッシュメモリに対応した前記アドレス変換テーブル
を備え、該命令キャッシュメモリおよび該データキャッ
シュメモリは前記第１内部バスおよび前記第２内部バス
に対し並列に接続されていることを特徴としている。
（作用） 本発明のマイクロプロセッサは、第１内部バスと第２内
部バスとを完全に分離した構造にする。
演算処理装置は、第１内部バスを介して内部メモリ群へ
のアクセスを行なう。内部メモリ制御手段および外部バ
ス制御手段は、第２内部バスを介して内部メモリ群およ
び外部メモリ群をアクセスする。そして内部メモリ制御
手段および外部バス制御手段の動作は、演算処理装置の
動作とは独立して実行されるので、マイクロプロセッサ
全体としてのスルーブツトが向上する。また、内部メモ
リ群は第１内部バスおよび第２内部バスに対し並行に配
置したので、増設が簡単にでき内部メモリ群間のデータ
内容の一貫性を保つことができる。
（実施例） 以下本発明の実施例を図面を参照して説明する。第１図
は、本発明の第一の実施例を示すマイクロプロセッサの
構成図である。同図において、従来例と同一の構成要素
には、同一の符号を付して説明する。演算処理装置２０
、即ちＰＵは命令デコーダ２１、アドレス生成ユニット
２２およ“び演算ユニット２３から構成されている。内
部メモリ群は、ライトバッファ１０２、即ちＷＢＦ、キ
ャッシュメモリおよび変換テーブルから構成されている
。
ＷＢＦ１０２は、キャッシュメモリあるいは外部メモリ
への書き込みのデータを一時的に記憶する。すなわち、
ＰＵ２０の演算器の出力と第２内部バス２０４，２０５
および２０６との間で書き込みデータのバッファリング
をする。本実施例では、ＷＢＦ１０２は２組のバッファ
からなりＦＩＦ　Ｏ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　
０ｕｔ）の構成をしている。
１組のバッファは書き込みアドレス、データおよびデー
タサイズ等の属性情報を記憶するエリアから構成される
。
キャッシャメモリは、データキャッシュメモリ１０３お
よび命令キャッシュメモリ１０６から構成される。本実
施例では４にバイト×２の２　ｗａｙのセットアソシア
ティブ構成で、ラインサイズは１６バイト、ストアアル
ゴリズムはライトスルー方式をとる。キャッシュはアド
レスタグ、データの２つから構成され、アドレスタグに
は物理アドレスを格納する。
変換テーブルは、命令フェッチ時において、論理アドレ
スを物理アドレスに変換するために用いられる。この変
換テーブルは、オペランドデータリードライト時または
命令フェッチ時において論理アドレスをメモリ上の具体
的なアドレス値である物理アドレスに変換するために用
いられるデータアドレス変換テーブル１０４、即ちデー
タアドレス変換Ｔ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉｏｎ
　Ｌｏｏｋａｓｌｄｅ　Ｂｕ（’ｆ’ｅｒ）および命令
アドレス変換テーブル１０５、即ち命令アドレス変換Ｔ
ＬＢから構成されている。
内部メモリ制御手段１０１．すなわちＩＭＣ（ＩＮＴＥ
ＲＮＡＬ　ＭＥＭＯＲＹ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ）
は、第２内部バスの制御や、内部メモリ群の制御、例え
ばキャッシュメモリの人出力の制御、アドレス変換テー
ブルの更新などの制御をマイクロプログラム制御および
専用制御回路により実行する。ｌＭＣｌ０１はＰＵ２０
の動作と独立して上記の制御を行うことが出来る。ｌＭ
Ｃｌ０Ｉ内には、制御に必要なコマンドレジスタ、ワー
キングレジスタ、制御レジスタ、アドレス変換を行うた
めのアドレス加算器、アドレス変換のエラー検出回路、
マイクロプログラム制御回路、マイクロＲＯＭ、専用制
御回路等が設けられである。
外部バス制御手段、即ち、外部バスインターフェースユ
ニット（ＢＩＵ）１４は、図示しない外部メモリ群等と
のデータの入出力動作を制御する。
マイクロプロセッサ３００のバスは、主としてＲ９Ｌ、
Ｏ，Ｄ、ＡおよびＭバスの６バスで構成されている。Ｒ
バス２０７はＰＵ内部のレジスタ間および、演算器間の
データ転送に用いられる。Ｌバス２０２は、Ｒバスとほ
ぼ同様の目的で用いられるが、加えてメモリデータをデ
ータキャッシュメモリ１０３等からＰＵ２０へ転送する
際にも用いられる。０バス２０３は、データアドレスを
転送するためのバスであり、アドレス変換時は論理アド
レスが転送される。Ｄバス２０１は演算器２３における
演算結果を転送するためのバスであり、Ｄバスを介して
ライトオペランドが転送される。
上記の０．ＬおよびＤバスは論理アドレス、データの転
送を行うバス、即ち第１内部バスである。
Ａバス２０５は、キャッシュ更新あるいはキャッシング
されない領域のバスアクセス時の物理アドレスが転送さ
れる。さらにＴＬＢの内容を更新する場合には、上記物
理アドレスだけでなくＴＬＢを更新するために必要なメ
モリ保護情報、エラー情報も転送される。Ｍバス２０６
は、主に外部メモリ群より読み込まれたデータまたは外
部メモリ群に書込むデータを転送するためのバスである
。
ＴＬＢ更新時はＡバスと同様に様々な情報がこのバスを
介して転送される。　制御線２０４は、ＩＭＣ１０１と
各々の内部メモリ群間の制御に用いられる。
上記の制御線２０４．ＡおよびＭバスは物理アドレス、
データの転送を行うバス、即ち第２内部バスである。上
記した第１内部バスおよび第２内部バスに対し、ｌＭＣ
ｌ０Ｉおよび内部メモリ群は並列に接続されている。
このように、本実施例のマイクロプロセッサ３００にお
いては、ＰＵ２０は第１内部バスに接続されており、第
２内部バスと完全に分離されている。ＰＵ２０はこの第
１内部バスを介し内部メモリ群内のデータをアクセスす
ることができる。またＢＩＵ１４は、第２内部バスに接
続されており、第１内部バスとは接続されていない。本
実施例のマイクロプロセッサ３００は、主として上記し
たＰＵ２０、内部メモリ群、ｌＭＣｌ０１、ＢＴＵ１４
、およびこれらを接続するＲ、Ｌ、０およびＤの第１内
部バス、ＡおよびＭの第２内部バスにより構成されてお
り、特に演算処理装置２０および内部メモリ群をまとめ
てプロセッサ１００と称し］−チップ内に形成されてい
る。
以下、本実施例のマイクロプロセッサ３０（１の動作に
ついて説明する。例えば、命令フェッチを行う場合、Ｐ
Ｕ２０は命令キャッシュメモリ１０６および命令アドレ
ス変換ＴＬＢ１０５に対１２制御線２０９を介して命令
アドレスを出力する。これにより、命令アドレス変換Ｔ
ＬＢ１０５におけるテーブル検索および命令キャッシュ
メモリ１０６のアドレスタグの検索が並行して実行され
る゛。
検索の結果、目的とする命令アドレスが、命令アドレス
変換ＴＬＢ１０５内にあり、そのアドレスと命令キャッ
シュ１０６のアドレスタグが一致した場合（キャツシュ
ヒツト）目的とする命令データは命令キャッシュ１０６
内にキャッシングされていることになる。そして命令キ
ャッシュメモリ１０６内の命令データはＰＵ２０へ転送
される。
もし、検索の結果、目的とする命令アドレスと命令アド
レス変換ＴＬＢ１０５を検索して得られたアドレスとが
一致しなかった場合、またはアドレスタグの検索の結果
が無効であった場合は（キャッシュ・ミス）、目的とす
る命令データは命令キャッシュメモリ１０６内にキャッ
シングされていないことになる。この場合、命令キャッ
シュメモリ１０６は、Ｉ　ｔＡ　Ｃ１０１に対しキャッ
シングの要求を指示する。
このキャッシングの要求は、第２内部バスの制御線２０
４を介して行われる。要求後、ｌＭＣｌ０１が要求を受
は入れると、キャッシングすべきアドレスをＡバス２０
５に出力するように命令キャッシュメモリ１０６に対し
て制御線２０４を介して指示する。同時にＢＩＵ１４に
対しＡバスに出力されたアドレスを用いて外部メモリ（
図示せず）をアクセスするように指示する。キャシュメ
モリの更新はライン単位で行うためＢ　Ｉ　Ｕ１４は外
部メモリから１ライン（−１４ワード−１６バイト）の
データを１ワード（−４バイト）毎に４回に分けてＭバ
ス２０６に転送する。１ワードの転送が行われる度に、
ＢＩＵは制御線２０４を介してＭバス２０６上にデータ
が転送されていることを示す信号を出力する。命令キャ
ッシュメモリはその信号を利用して順にキャッシュメモ
リにデータを書きこむ。４回の転送が終了するとＢＩＵ
Ｉ４は終了信号をｌＭＣｌ０Ｉに送る。Ｉ　ＭＣ１０１
はそれを命令キャッシャメモリ１０６に制御線２０４を
介して出力する。
Ｉ　ＭＣ１０１およびＢＩＵ１４が内部メモリ群および
外部メモリ群へデータアクセス要求を出し、第２内部バ
スが使用されている間、ＰＵ２０は独自に第１内部バス
を介して内部メモリ群へのアクセスを行なうことができ
、またＲバス２０７を介して他の演算器間とデータの転
送を行なうことができる。
一方、命令キャッシュメモリ１０６の機能がソフトウェ
アによって利用できないように指定された場合、または
Ｉｌｏの領域のようにキャッシングが出来ないような特
殊なアドレス領域に対してアクセスをする場合は、次の
ように命令フェッチが行われる。まず同様にＰＵ２０は
命令キャッシュメモリ１０６および命令アドレス変換Ｔ
ＬＢ　１０５に対し制御線２０９を介して命令アドレス
を出力する。ＴＬＢ１０５でアドレス変換、キャッシュ
メモリ１０６でタグ検索が行なわれるが、変換された物
理アドレスが特殊アドレス領域に含まれている場合や、
キャッシュが利用不可の場合は、キャッシュの検索結果
は無効になり、ｌＭＣｌ０１に対して１νＯＲＤの命令
フェッチを要求する。■ＭＣ１０１は要求を受は入れる
と、命令フェッチを行うべきアドレスをＡバス２０５に
出力するようにＴＬＢ１０５に要求する。同時にＢ　Ｉ
　Ｕ１４に対しＡバス２０５に出力されたアドレスで命
令データのフェッチを要求する。この要求は全て制御線
２０４を介して行なわれる。ＢＩＵ１４は外部メモリよ
り命令データをフェッチしＭバス２０６に出力する。命
令キャッシュメモリ１０６はそれを取り込みＰＵ２０に
伝送する。終了の通知はキャシングと同様に行われる。
次にＰＵ２０が、オペランドデータのリード、即ちメモ
リデータリードを行なう場合について説明する。まず、
ＰＵ２０は、データキャッシュメモリ１０３および、デ
ータアト°レス変換ＴＬＢＩ０４に対し０バス２０３を
介してオペランドデータアドレスを出力する。同時にＰ
Ｕが必要とするオペランドのサイズ、Ｒ／Ｗ等の属性も
データキャッシュ１０３に対して指定される。前記した
命令フェッチの場合と同様に、データアドレス変換ＴＬ
Ｂ１０４内およびデータキャッシュメモリ１０３内でア
ドレス検索が行なわれる。キャッシュ・ヒツトの場合、
データキャッシュメモリ１０３から目的とするデータが
ＰＵ２０へＬバス２０２またはＯバス２０３を介して転
送される。キャッシュミスの場合、命令キャッシュと同
様の手順で、データキャッシュメモリ１０３はｌＭＣｌ
０Ｉに対して外部メモリ群へのデータのアクセス要求を
行ない、目的とするデータをＢ　Ｉ　Ｕ１４、Ｍバスを
介しデータキャッシュメモリ１０３内へ転送させる。さ
らに、読み込まれた１ラインのデータ中より、ＰＵ２０
が必要とするデータをＯおよびＬバス２０２を介してＰ
Ｕ２０へ転送される。このように、データキャッシュメ
モリ１０３内のデータを第１内部バスであるしおよびＯ
バス２０１゜２０２を介してＰＵ２０へ転送することが
できる。
また２つのページにまたがるようなオペランドの場合、
それぞれのページに対してアドレス変換、キャッシュ検
索が行われる。
一方、データキャッシュメモリ１０３の機能がソフトウ
ェアによって利用できないように指定された場合、また
はＩｌｏの領域のようにキャッシングが出来ないような
特殊なアドレス領域へのアクセスの場合は、命令フェッ
チの場合と同様の手順でオペランドデータが行われる。
またＢＩＵＩ４にアドレスが送られると同時に制御線２
０４を介してサイズ等の属性が転送され、それに従って
メモリアクセスが行なわれる。
メモリデータライトの場合、ＰＵ２０は書き込みデータ
をＤバス２０１を介してＷＢＦ１０２に転送する。書き
込みの物理アドレスは演算前にオペランドリードと同じ
タイミングでアドレス変換され、図示しない専用線を用
いてＷＢＦの１つのバッファに予め転送される。その状
態ではバッファにはまだ演算結果が格納されていないの
で、そのバッフはリザーブ状態にあるという。アドレス
変換はオペランドリードとほぼ同じ手順で行われる。Ｐ
Ｕ２０で該当する演算が終了後、ＰＵ２０は、リザーブ
されたバッファにＤバス２０１を介してデータを書き込
む。そして、ＷＢＦ１０２内にデータが格納されると、
ＷＢＦ１０２は、ｌＭＣ１０１およびＢＩＵ１４へ制御
線２０４を介して書き込み要求を出す。ｌＭＣｌ０Ｉは
、ＡおよびＭバス２０５，２０６を介し、データをキャ
ッシュメモリおよび外部メモリ群へ転送する（ライトス
ル一方式）。また、キャッシュメモリへの書き込みと、
外部メモリ群への書き込みは、必らずしも同時に行なわ
れなくても良い。書き込み終了信号がキャッシュメモリ
、ＢＩＵの両方より出力された後、バッファが空き状態
となる。
ＷＢＦはＰＵ２０の演算ユニット２３の出力と第２内部
バス（Ａ、Ｍバス２０５，２０６）の間に入れるが、こ
れはＰＵ２０の演算の速度と、第２内部バスのデータ転
送速度の差を吸収することが狙いである。また本来目的
とするＰＵ２０の演算時間と外部メモリの書き込み時間
との差を吸収する機能に加え、キャッシュメモリへの書
き込みもバッファリングすることが可能となる。これに
よりＰＵ２０からのキャッシュメモリ読み出しが、第２
内部バスからの書き込みよりも優先することができ、そ
の結果ＰＵ２０内のバイブラインを止める開度が低下す
るため、プロセッサの演算性能が向上する。
ところで、命令フェッチまたはデータフエ、ソチを行う
場合、論理アドレスから物理アドレスに変換を行うため
データアドレス変換ＴＬＢ１０４または命令アドレス変
換ＴＬＢ１０５を検索するが、ＴＬＢ１０４または１０
５内に、目的とするアドレスがない場合、まず次の動作
を行う。
ＴＬＢ１０４または１０５は、制御線２０４を介して、
ｌＭＣｌ０Ｉにアドレス変換に必要な情報をＴＬＢ　１
０４または１０５に格納するように指示する。ｌＭＣｌ
０Ｉは変換すべき論理アドレスをＡバスを介してＴＬＢ
１０４または１０５よりＩ　ＭＣ１０１内部のレジスタ
に転送し、マイクロプログラム制御の下でアドレス変換
を行う。アドレス変換終了後、物理アドレスと論理アド
レス、ページ保護情報をＡ、Ｍバス２０５，２０６を介
してＴＬＢ１０４または１０５に格納する。本実施例の
仮想記憶の方法はページセグメント方式である。アドレ
ス変換は外部メモリにおかれたセグメントテーブル、ペ
ージテーブルを、Ａ、Ｍバスを介してＢＩＵ１４がｌＭ
Ｃｌ０Ｉに転送し、ＩＭＣ１０１はそれに基づいて物理
アドレス、ページ保護情報を求める。セグメントテーブ
ル、ペジテーブルの先頭アドレスはソフトウェアの指定
によりＰＵ２０がｌＭＣｌ０Ｉの制御レジスタに格納す
る。またアドレス変換中にエラーを検出した場合には、
エラーの内容を示すエラーコードをＭバス２０６を介し
てＴＬＢ１０４．１０５内のエラーレジスタに転送し、
同時に制御線２０４を介してエラーであったことをＴＬ
Ｂ１０４または１０５に通知する。
以上の動作は、ＰＵ２０とは独立に行われる。
転送が終了後、ｌＭＣｌ０Ｉは、制御線２０４を介して
ＴＬＢ　１０４または１０５に終了を伝える。
それにより前記命令フェッチ、またはデータフェッチ動
作をＴＬＢ１０４または１０５とキャッシュメモリ１０
３または１０６は再開することができる。
ところで、ｌＭＣｌ０Ｉが外部バス３０および３１の使
用権を放棄した場合、即ち外部バス３０および３１を使
用しない場合、Ｉ　ＭＣ１０１は、ＢＩＵ１４に対し外
部バス３０および３１をモニターするように指令を出す
。この指令に従って、Ｂ　Ｉ　Ｕ１４は、外部メモリ群
に外部マスター（例えば、他のプロセッサ）からの書き
込み信号が入った場合、その外部アドレスをＡバス２０
５に出力させる。またその外部アドレスと同一アドレス
のデータがキャッシュメモリにキャッシングされている
場合、ＢＩＵ１４はキャッシュメモリに対し、制御線２
０４を介して制御信号を出力し、キャッシュメモリ内の
同一アドレスのデータを無効にする。キャッシュメモリ
の無効化は１ライン（１６バイト）単位で行われる。
一方、前述の手段が利用できないような場合、例えば外
部マスクが特殊なハードウェア構成をしており、ＢＩＵ
１４が外部バスの状態をモニターできない場合は、ソフ
トウェアから指定したアドレスまたはページについてキ
ャッシュメモリ内のデータを無効にする必要がある。本
実施例ではページ単位（４０９６バイト）で、その範囲
内ニ含まれるアドレスのデータを無効にする手段を用意
する。具体的には、ＰＵ２０が内部キャッシュメモリの
ページ単位の無効化を指定する命令を実行すると、ＰＵ
２０はバス２０１を介してｌＭＣｌ０１内のレジスタに
、無効化するページ番号と無効化の指令を出力する。ｌ
ＭＣｌ０Ｌは指令を受けるとキャッシュメモリ１０３，
１．０６の無効化を行う。手順を以下に示す。
■ＩＭＣ内部のレジスタ（エントリ番号）に０をセット
する。
■指定されたページ番号とキャッシュのエントリ番号を
合わせてアドレスとしＡバス２０５に出力する。
■同時に無効化する制御信号を制御線２０４を介して出
力する。
■エントリ番号を１増加させる。
■キャッシュメモリ１０３，１０６の全エントリ　（２
５６ｅｎｔｒｙ）終了するまで■〜■を繰り返す。
キャッシュメモリの全エントリ同時に無効化できないた
めこのように繰り返して行う。本実施例ではキャッシュ
メモリ１．０３．１０６の構成が同じであるため２５６
回の繰り返しでよい。異なるキャッシュの構成の場合は
、各キャッシュメモリの構成に合わせて繰り返す回数を
変更する必要がある。
一方、ソフトウェアのデバッグの補助を行う目的でキャ
ッシュメモリの内容を外部メモリに転送する機能がある
。ＰＵ２０がこの機能を指定する命令を実行すると実際
に転送を行うキャッシュメモリと外部メモリの転送先ア
ドレスをＩ　ＭＣ１０１に対して指定する。Ｉ　ＭＣ１
０１は次の手順でキャッシュ内のデータを外部メモリに
転送する。
■指定されたキャッシュメモリに対して転送の要求を制
御線２０４を介して出力する。
０１ＭＣｌ０ＩはＢＩＵ１４に対して外部メモリの転送
先をＡバス２０５を介して送る。
０１ＭＣｌ０Ｉは指定されたキャッシュメモリに対して
転送要求制御信号を制御線２０４を介して出力する。
■指定されたキャッシュメモリでは■の制御信号に合わ
せてタグメモリ、データメモリの内容を順番にＭバス２
０６に転送する。
■同時にＩ　ＭＣ１０１はＢ　Ｉ　Ｕ１４に対してＭバ
ス２０６から転送されてくる内容を外部メモリに順番に
書き込むように制御信号を制御線２０４を介して出力す
る。
■ＢＩＵ１４は■の制御信号に従い外部メモリにデータ
を転送する。
■全内容を転送し終わるまで■から■を繰り返す。終了
すると指定されたキャッシュメモリが１ＭＣｌ０Ｉに対
して終了信号を制御線２０４を介して出力する。
以上のようにＡ、Ｍバス２０５，２０６のデータの人出
力は全てＩ　ＭＣ１０１が制御を行う。また以上の動作
の要求が同時に生じた場合、すなわち例えばデータキャ
ッシュメモリの張り替えと命令ＴＬＢの更新が同時に生
じた場合等は、ｌＭＣ１０１はこれらの要求をを調停し
、決められた優先順位に従い実行する。
以上のＩ　Ｍ　Ｃ１，０１の動作はＰＵ２０の動作と関
係なく第２内部バスを介して独立して実行される。従っ
て、ｌＭＣｌ０ＩとＰＵ２０との動作がかち合い一方が
実行待ちになりスループットが低下することはない。
また特殊な例として第２内部バス（Ａ、Ｍバス２０５．
２０６）とｌＭＣｌ０Ｉを利用した機能として次に例を
挙げる。
通常マイクロプロセッサのような大規模なＬＳＩになる
と、その機能が正常に動作しているかどうかを検査する
テスト回路が内蔵される。キャッシュメモリ、ＴＬＢ等
の内部メモリなども正しく読み書きできるか等のテスト
が必要になる。この場合、一般的には専用の回路が組み
込まれるが、本実施例ではｌＭＣｌ０ＩとＡバス２０５
．Ｍバス２０６．制御線２０４を利用することによりテ
スト回路を簡単化する。例えばｌＭＣｌ０Ｉがテストシ
ーケンスの制御を行い、キャッシュメモリに対してＡ、
Ｍバス２０５，２０６を介してテストパターンを転送す
る。そして逆にその内容をＡ。
Ｍバス２０５，２０６を利用して読み出し、書き込んだ
パターンと比較することにより、キャッジメモリが正常
に動作しているかを検出できる。
このように第１内部バスとは別の第２内部バスと、第２
内部バスを制御するｌＭＣｌ０Ｉを持つ構成をとったた
め、以上のような機能がｌＭＣｌ０］内のマイクロプロ
グラムと少量のハードウェアの追加を行うだけで簡単に
実現することが可能となる。
ところでＩ　ＭＣ１０１の動作を変更や、ｌＭＣ１０１
内のレジスタの変更をする場合には、ＰＵ２０がＬバス
またはＤバス２０１，２０２を介して行つ。コマンドレ
ジスタはｌＭＣｌ０Ｉの動作を決めるレジスタであり、
またワーキングレジスタはＩ　Ｍ　Ｃ１，０１が動作す
るときに利用する補助のレジスタである。制御レジスタ
はアドレス変換時のアドレス変換テーブルの外部メモリ
上のアドレスやＩ１０領域を示すアドレスが格納される
。
これらレジスタを変更することにより動作モード変更等
の指定が行われる。
第２図は、本発明の第二の実施例を示すマイクロプロセ
ッサ４００の構成図である。同図において第一の実施例
と同一の構成要素には同一の符号を付しその説明を省略
する。本実施例では、第一の実施例のマイクロプロセッ
サにおいて、データキャッシュメモリ１１１およびデー
タアドレス変換ＴＬＢＩＩＯが新たに構成要素として増
設されている。そして、演算処理装置ＰＵ、内部メモリ
制御手段ＩＭＣ，内部メモリ群などは簡略化のため省略
している。これらの増設された構成要素は、第一の実施
例におけるキャッシュメモリや変換テーブルと同様に第
１内部および第２内部バスに対し並行に接続されている
。そして、キャッシュメモリおよびアドレス変換ＴＬＢ
は必要に応じ増設することができる。そして、これら内
部メモリ群および増設したメモリ群に対し１個のＩＭｃ
ＩＯｌおよびＢＩＵ１４が設けられている。ｌＭＣｌ０
１およびＢＩＵ１４の動作は第一の実施例と同様である
。本実施例は、チップ内にキャッシュメモリおよびアド
レス変換ＴＬＢを分散して増設する必要がある場合に有
効であり、これによりマイクロプロセッサの高速化を達
成することができる。。
第３図は、本発明の第三の実施例を示すマイクロプロセ
ッサ５００の構成図である。同図において、第一の実施
例と同一の構成要素には同一の符号を付しその説明を省
略する。本実施例では、１チツプのマイクロプロセッサ
５００内に複数個のプロセッサＰｎ（ｎは自然数）が設
けられている。
各々のプロセッサＰｎは第２内部バスに対し並列に接続
されている。これらの複数のプロセッサＰｎに対してｌ
ＭＣｌ０ＩおよびＢＩＤが１つ設けられている。上記構
成を有するマイクロプロセッサ５００において、例えば
プロセッサＰ１がメモリデータライト動作を行なった場
合、ｌＭＣｌ０１は、第２内部バスであるＡおよびＭバ
スを介してＢＩＵ１４ヘデータを送信し、同時に他のプ
ロセッサＰ２〜Ｐｎに対しこのデータを送信する。
これにより各プロセッサ間においてデータ内容の一貫性
を保つことができる。また、複数個のプロセッサを設け
てマイクロプロセッサを構成したことにより処理の高速
化に対応することができる。
〔発明の効果〕
以上説明したように、本発明のマイクロプロセッサは、
第１内部バスと第２内部バスとを完全に分離した構成に
した。演算処理装置は第１内部バスに接続され第２内部
バスとは接続されない。つまり、演算処理装置は直接第
２内部バスを使用できない。従って、外部バス制御手段
および内部メモリ制御手段は、演算処理装置に対し独自
に第２内部バスを介して内部メモリ群をアクセスできる
ので、演算処理装置の動作とかち合い一方が実行待ちに
なることはない。さらに内部メモリ制御手段は演算処理
装置の介入なしに第２内部バスを介して、内部メモリ群
のデータを相互に転送させることができる。また、外部
バス権を放棄した場合、内部メモリ制御手段は、外部バ
ス制御手段に対し外部バスに転送されたデータをモニタ
ーし第２内部バスを介して内部メモリ群へ転送させるの
で内部メモリ群と外部メモリとのデータの一貫性を保つ
ことが可能となる。以上の処理は、演算処理装置の動作
とは全く独立に並行して実行することができるので、装
置全体のスループットが向上する。
【図面の簡単な説明】
第１図は第一の実施例のマイクロプロセッサのブロック
図、第２図は第二の実施例のマイクロプロセッサのブロ
ック図、第３図は第三の実施例のマイクロプロセッサの
ブロック図、第４図は従来例のマイクロプロセッサのブ
ロック図である。 １４・・・外部バス制御手段（Ｂ　Ｉ　Ｕ）、２０・・
・演算処理装置（ＰＵ）、 １００・・・プロセッサ、 １０１・・・内部メモリ制御手段（ＩＭＣ）、１０２・
・・ライトバッファ（ＷＢＦ）、１０３・・・データキ
ャッシュメモリ、１０４・・・データアドレス変換テー
ブル、１０５・・・命令アドレス変換テーブル、１０６
・・・命令キャッシュメモリ、 ２０１．２０２，２０３・・・第１内部バス、２０４．
２０５，２０６・・・第２内部バス、３００．４００，
５００・・・マイクロプロセッサ。

Claims (5)

    【特許請求の範囲】
  1. （１）主として命令の解読および演算を行なう演算処理
    装置と、 論理アドレスから物理アドレスに変換する情報を記憶し
    たアドレス変換テーブルおよびキャッシュメモリの各要
    素から構成される内部メモリ群と、前記内部メモリ群の
    動作を制御する内部メモリ制御手段と、 外部メモリを主な構成要素とする外部メモリ群と前記内
    部メモリ群との間のデータの入出力を制御する外部バス
    制御手段と、 前記演算処理装置と前記内部メモリ群および前記内部メ
    モリ制御手段とを接続し、論理アドレス、論理データお
    よび前記内部メモリ群内のデータを転送する第１内部バ
    スと、 前記内部メモリ群および前記内部メモリ制御手段と前記
    外部バス制御手段とを接続し、前記外部メモリ群内のデ
    ータを転送する第２内部バスとを具備し、 前記内部メモリ群の各構成要素は、前記第１内部バスお
    よび前記第２内部バスに対し並列に接続されていること
    を特徴とするマイクロプロセッサ。
  2. （２）前記外部バス制御手段は、前記内部メモリ制御手
    段からの指示を受けて前記外部メモリ群への書き込み要
    求時に該書き込みアドレスをモニタし、そのアドレスと
    同一アドレスを有する前記内部メモリ群内のデータを消
    去させる機能を有し、 前記内部メモリ制御手段および前記外部バス制御手段は
    、前記演算処理装置の動作とは独立して動作する機能を
    有すること を特徴とする請求項（１）記載のマイクロプロセッサ。
  3. （３）前記演算処理装置および前記内部メモリ群を構成
    要素とするプロセッサを複数個具備し該複数のプロセッ
    サは前記第２内部バスに対し並列に接続されている ことを特徴とする請求項（１）記載のマイクロプロセッ
    サ。
  4. （４）前記内部メモリ群は、前記内部メモリ群および前
    記外部メモリ群へ転送するデータを一時的に蓄積するた
    めのライトバッファを含み、該ライトバッファは前記第
    １内部バスおよび前記第２内部バスに対し並列に接続さ
    れている ことを特徴とする請求項（１）記載のマイクロプロセッ
    サ。
  5. （５）前記キャッシュメモリは、命令キャッシュメモリ
    およびデータキャッシュメモリから構成され各々のキャ
    ッシュメモリに対応した前記アドレス変換テーブルを備
    え、該命令キャッシュメモリおよび該データキャッシュ
    メモリは前記第１内部バスおよび前記第２内部バスに対
    し並列に接続されている ことを特徴とする請求項（１）記載のマイクロプロセッ
    サ。
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