JPS62184551A - コンピユ−タア−キテクチヤ - Google Patents

コンピユ−タア−キテクチヤ

Info

Publication number
JPS62184551A
JPS62184551A JP61174691A JP17469186A JPS62184551A JP S62184551 A JPS62184551 A JP S62184551A JP 61174691 A JP61174691 A JP 61174691A JP 17469186 A JP17469186 A JP 17469186A JP S62184551 A JPS62184551 A JP S62184551A
Authority
JP
Japan
Prior art keywords
address
cache
tag
memory
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61174691A
Other languages
English (en)
Inventor
ジョン　ピー．ムッソリーズ
レスター　エム．クルデール
スティーブン　エー．プルジビルスキー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MIPS Computer Systems Inc
Original Assignee
MIPS Computer Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MIPS Computer Systems Inc filed Critical MIPS Computer Systems Inc
Publication of JPS62184551A publication Critical patent/JPS62184551A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
    • G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Communication Control (AREA)
  • Hardware Redundancy (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はコンピュータアーキテクチャに関し、特にキャ
ッシュＲＡＭを使用したコンピュータアーキテクチャに
関する。
（従来の技術）　　　　　　′ 現在、コンピュータ設計はしばしば非常に大規模なメイ
ンメモリのアドレス領域を有しており、このアドレス領
域はキャッシュメモリを介してＣＰＵとインターフェー
スしている。前記キャッシュメモリの多様な用途および
キャッシュメモリの使用法は下記の文献に記載されてい
る。カブラン著「キャッシュに基づくコンピュータシス
テム」コンピュータ、１９７３年３月、３０−３６頁、
ロード著「キャッシュを使用したメインメモリによる高
速ＣＰＵ５の低速化防止」、エレクトロニックデザイン
、１９８２年工月２ｌ日号、１７９頁、ストレッカー著
ｒｐｎｐ−ｔ　ｔファミリーコンピュータ用キャッシュ
メモリ」、ベル社、コンピュータエンジニアリング（デ
ィジタルプレス）、２３６−６７頁 キャッシュメモリは、１つの形態として、高速データＲ
ＡＭと平行高速タグＲＡＭとから構成さレテいる。この
キャッシュメモリにおける各エントリの記憶箇所アドレ
スは、このエントリに対応しているメインメモリの下位
階層と同じアドレスであり、またメインメモリのアドレ
スの上位階層は、平行高速タグＲＡＭに記憶されている
。したがってメインメモリが２−ブロック×２ｎ　ワー
ドであるとすれば、キャッシュデータＲＡＭ中のｉ番目
のワードは、メインメモリにおける２ｍブロックの１つ
のｉ番目のワードのコピーである。
そのブロックと同一のものはタグＲＡＭのｉ番目の箇所
に記憶されている。ＣＰＵがメインメモリからのデータ
を要求すると、その下位階層のアドレスはキャッシュデ
ータＲＡＭ及びキャッシュタグＲＡＭ両方のアドレスと
して供給される。選択されたギヤッシュエントリに対す
るタグは、ＣＰＵのアドレスの高位階層と比較され、も
しそれらが一致すればキャッシュデータＲＡＭからのデ
ータはデータバスに送出される。そして、前記タグがＣ
ＰＵのアドレスの高位階層と一致しなければ、そのデー
タはメインメモリから取り出される。
また、将来起こりうる用途のためにキャッシュメモリは
以前のエントリを書込むことのできるようになっている
。ＣＰＵからのデータの書込み時には、キャッシュＲＡ
Ｍまたはメインメモリのいずれか、またはその両方を更
新できるので、書込みが行われたことを表示するために
、フラグが必要であると考えられている。コンピュータ
の設計において小型で高速のキャッシュメモリを使用す
ると、大きなメインメモリの領域に対して比較的低速で
安価なＲＡＭを使用できるので、［一時的な所在地とい
う特性」を利用することができる。
この特性は大部分のコンピュータプログラムに固有のも
のであり、そのプログラムにおいて、ある時１つのポイ
ントで参照されたメモリ箇所は、その直後に再び参照さ
れることが非常に多い。
キャッシュメモリアーキテクチャは３つの基本的な形成
ブロック、即ち３つのモジュールで構成されていると考
えることができる。この３つモジュールは、アドレス発
生装置（これはＣＰＵ全体で構成してもよい）、最近使
用されたデータを記憶するためのキャッシュデータＲＡ
Ｍ及びキャッシュタグＲＡＭ、及び適合またはミスが発
生したかどうかを確かめるためのタグ比較器ロジックで
ある。従来のアーキテクチャでは、これらの３つのモジ
ュールは別々のチップまたは別々の基板に配設されてい
るのが典型的なものであった。
（発明が解決しようとする問題点） 斯かる従来例の場合には、下記のような問題点がある。
この問題点とは、第１に、種々のチップを一緒に接続す
るため配線の長さによって応答速度上の不利益が発生す
る。この不利益は半導体メモリおよびロジックの応答速
度が増加するにつれて一層重要になってきている。第２
に、信号がオフチップで送出されるときは、いつでも駆
動装置がその切換速度に制約をうける。これは、高速度
の電流が電源に多くの誘導性スイッチングノイズを発生
させることになるので、他の回路が前記スイッチングノ
イズに耐えられないためである。第３に、多くのチップ
が必要であるため、コストが上昇する。これは基板のス
ペースが高価であることと、多くのデバイスのコストの
合計が少数且つ高度に集積されたデバイスのコストの合
計より大きいことの双方に起因している。更に、こうし
た従来のアーキテクチャでは、キャッシュデータがデー
タバスに送られる前に、アーキテクチャがキャッシュの
適合信号を要求するように設計されていることが多かっ
た。したがって、３つの遅延時間が順番に通過して初め
てデータがデータバスに送出されることになっていた。
これらの３つの遅延時間とは、タグＲＡＭを読み込むた
め粁必要な時間、読み込んだタグＲＡＭを高位階層のア
ドレスと比較するために必要な時間、及びデータキャッ
シュＲＡＭからデータバスにデータを送るために必要な
時間のことである。
最近、テキサスインスツルメンツ社、はＴＭＳ２１５０
と呼ばれるチップの製造を開始したが、このチップは同
一チップ上にキャッシュタグＲＡＭとタグ比較器ロジッ
クの両方を包含している。このチップはロード著のｒＶ
ＬｓＩチップ上のキャッシュメモリ機能」、エレクトロ
ニック７゜ゲイン１９８２年２月１８日号、１５９頁に
記載されている。上記のチップは従来の装置におけるチ
ップ境界の交叉点のいくつかを減少せしめているが、ま
だ十分ではない。全メモリアドレスがなお上記チップに
送出しなければならず、これは各ビットに対して潜在的
に破壊性のある駆動装置を必要としている。更に上記文
献の第５図に示されているように、このアーキテクチャ
は、依然としてキャッシュデータＲＡＭからのデータが
上記チップによって一致が検出された後でなければデー
タバスに送出されないことを示している。
また上述した３つのモジュールのすべてが同一のチップ
上に集積されていることがまた示唆されている。これは
、例えば、グツドマン著「プロセッサメモリの通信量を
減少するためのキャッシュメモリの使用」、コンピュー
タアーキテクチャに関する第１０回年次シンポジウムの
報告書、１９８３年６月１２４−１３１頁、パンエイク
ン著「コンピュータシステムへのキャッシュアーキテク
チャの調和」、エレクトロニックデザイン、８２年３月
４′８号、９３頁を参照されたい。これはすべてのチッ
プの境界を排除するとしても次の２つの理由のために大
変実用的でない。
即ち、第１にキャッシュＲＡＭの大きさが非常に小さく
なければならないためにキャッシュＲＡＭが合理的な適
合率を作り出すことができない。第２にこれは設計者が
コンピュータの設計の周期の間に案出されるメモリ技術
の進歩を利用することを妨げる。設計周期の初めにおい
てどのような技術が選択されようとも、コンピュータが
製造段階に到達したときには、その技術は陳腐化してい
るのが通常である。もしタグＲＡＭとデータＲＡＭがオ
フチップで実行されるとして、当初どのような製品がソ
ケットにはまると期待されていようと、それらの製品は
コンピュータが製造段階に到達したときに入手可能なよ
り高速、より高密度で、冷却媒体の流通する中で動作す
るチップによって代替される。もしこれらのＲＡＭがＣ
ＰＵに組込まれていれば、こうしたことを行なうことは
できない。フェアチャイルド社の「クリッパ」と呼ばれ
るチップセットは、上記と同じようなタイプの構成を有
している。サーチ著「高性能８４Ｂ、０００　）ランジ
スタＵＮＩＸエンジンーフェアチャイルドクリッパ」、
コンピュータ設計に関するＩＥＥＥ国際会議の報告書、
１９８５年１０月、３４２−４６頁を参照されたい。こ
のクリッパチップセットには３つのチップが含まれてい
る。即ち、これらのチップはＣＰＵ、命令キャッシュ及
びメモリ管理装置（ＩＣＡＭＭＵ）、そしてデータキャ
ッシュおよびメモリ管理装置（ＤＣＡＭＭＵ）である。
メモリ管理装置（ＩＣＡＭＭＵ）は、キャッシュＲＡＭ
、タグ比較器、及びアドレス変換バッファ（下記に述べ
る）を１つのチップ上に集積している。これはまたＣＰ
Ｕのプログラムカウンタのコピーも集積している。その
結果、命令アドレス情報は分岐したプログラム上でのみ
メモリ管理装置（ＩＣＡＭＭＵ）に転送される必要があ
る。このクリッパ装置はアドレス発生装置（プログラム
カウンタのコピー）がキャッシュＲＡＭとタグ比較器と
同じチップ上にあるという点で完苓集精によるアプロー
チと同じである。しかし、キャッシュＲＡＭをそれらと
同様に大きくするためには、ＣＰＵをオフチップに移動
しなければならない。したがって枝分れの発生する都度
、全ての仮想アドレスがＣＰＵからメモリ管理装置（Ｉ
ＣＡＭＭＵ）へチップの境界を横切らなければならない
。更に、完全集積によるアプローチの場合のようにクリ
ッパチップを使用する設計者はコンピュータの設計周期
の間にメモリ技術に起こる進歩を利用することができな
い。
もし、コンピュータが仮想メモリの能力を有していれば
、リード／ライトのサイクル時間は更に増加する。この
ようなコンピュータでは、多数の異なったタスクの各々
はあたかも他のタスクが存在しないかのようにメモリを
アドレスする。これを実現するために゛はメインメモリ
はブロック、すなわちｒページ」に分割され、それらの
１つ以上がある所定の時点における各々のタスクに割当
てなければならない。そして、一つのタスクが「仮想」
のメモリアドレスを参照する場合、そのアドレスは、メ
インメモリの適当なページで実アドレスに変換されねば
ならない。この場合、仮想アドレスの高位ビットのみが
変換されなければならない。というのは、下位ビットは
各ページとも同じであるからである。したがって、代表
的なページの大きさは４にバイトであるから、仮想アド
レスの下位にビット以外のすべてのビットが各メインメ
モリのアクセスに対して通常変換されなければならない
。
前記仮想メモリの能力は、数種類の構成のうちのいずれ
においてもキャッシュシステムで実行することができる
が、それらのうちのいずれも全く満足できるものではな
い。第１の構成として、アドレス変換装置（ＡＴＵ）は
、アドレス発生装置とキャッシュメモリとの間に配設さ
れている。この構成では、大きなオーバヘッドが生ずる
が、これはキャッシュメモリに対するすべてのアクセス
がアドレス変換装置を通過する時間だけ遅延するためで
ある。第２の構成としては、キャッシュメモリの長さを
仮想ページの長さと等しくまたはそれ以下にすることで
ある。そうすれば、変換されていない下位のアドレスビ
ットだけをアドレスする必要がある。上述したクリッパ
チップセットはこの構成を使用している。しかしながら
、これは通常キャッシュメモリの長さを非常に短かいも
のに制限するので、合理的な適合率を得ることができな
い。このキャッシュメモリのサイズの制約はセットアソ
シエーディブ方式（２つ以上の平行なタグ／データＲＡ
Ｍの組）をキャツシュＲＡＭ構成に加えることによって
克服することができる。
しかしながら、このためにはセット選択ロジックがタグ
比較器ロジックに加えられ、一度一致が検出された場合
に、いずれのキャッシュデータＲＡＭがデータバスにて
送られるのかを決定することが必要である。これによっ
て追加されるロジック層が更に性能を低下させる。
第３の構成としては、長くてダイレクトマツプ（単一に
セット）されたキャッシュメモリを使い、メインメモリ
をアクセスする必要のあるときだけアドレスを実アドレ
スに変換するものである。しかし、これは全体の効率を
低下させるという別の問題が生ずる。
この問題は、第１にタスクが数多くある状態で、すべて
のタスクが重複したグループの仮想アドレスをアドレス
指定する。もっともこれらのアドレスは通常は各タスク
に対して異なった実アドレスに対応している。ここでは
所在地の原理が各タスク個々に依然として該当している
。しかし、この原理は一緒に動作しているすべてのタス
クには該当しない。１つのタスクによってアドレス指定
されて更新されたキャッシュエントリは、第１のタスク
がその近辺に存在することによって利益を得る前に、第
２のタスクによってアドレス指定され更新されることが
多い。この問題を解決するためにセットアソシエーティ
ブ方式を用いることができる。しかし、コンピュータの
性能をダイレクトマツプ（単一にセット）された実アド
レス指定のキャッシュメモリと一致せしめるには多くの
セットが必要である。この必要なセット選択ロジックは
また性能を低下させる。　第　２　に　、Ｉｌｏがメイ
ンメモリの内容の直接の変更によって行なわれる場合、
仮に対応するキャッシュエントリが存在する場合には、
その対応するキャッシュエントリにフラグを立てて、も
はや有効なデータが含まれていないことを示す必要があ
る。しかしながら、キャッシュメモリは仮想アドレスに
よってアクセスされているので、変更されたメモ、υ箇
所の実アドレスは、逆変換していずれのキャッシュエン
トリが対応するのかを決定する必要がある。この問題を
解決するために用いられる方策は、コンピュータメモリ
制御ロジックおよびソフトウェアのオーバヘッドの複雑
性を非常に増大させるものである。
そこで、本発明は従来の上記した問題点を解決するため
になされたもので、その目的とするところは、上述した
困難の影響を受けないコンピュータのアーキテクチャを
提供することにある。
本発明の他の目的は、キャッシュメモリを基本にしたコ
ンピュータアーキテクチャを提供することにある。
本発明の他の目的は、チップの境界の交叉点を最少にし
たキャッシュメモリを基本にするコンピュータアーキテ
クチャを提供することにある。
本発明の他の目的は、一致の検出される以前でもキャッ
シュデータがデータバスで得られるキャッシュを基本に
したコンピュータアーキテクチャを提供することにある
。
本発明の他の目的は、ダイレクトマツプされたキャッシ
ュメモリを有する仮想メモリのコンピュータアーキテク
チャを提供することである。
（問題点を解決するための手段） 本発明によれば、上記目的及び他の目的はタグ比較器ロ
ジックをアドレス発生モジュールと同じチップ上に集積
するとともに、該チップの外部にキャッシュタグメモリ
とキャッシュデータメモリを配設することによって達成
される。もしコンピュータアーキテクチャが仮想メモリ
を含んでいる場合には、アドレス変換装置は理論上アド
レス発生装置とタグ比較器ロジックとの間にある場合と
同様に、同一のチップ上に含めることもできる。
更に、もしコンピュータアーキテクチャが命令用のメモ
リとデータ用のメモリを分離する場合には、別々の命令
キャッシュとデータキャッシュをインターリーブバスア
クセスと共に用いてもよい。
（実　施　例） 以下に本発明を図示の実施例に基づいて詳細に説明する
。
第１図は本発明に係るコンピュータアーキテクチャの一
実施例を示すブロック図である。同図において、パッケ
ージとしてのＣＰＵチップ１０は、実行装置１２と、集
積されたタグ比較器１４によって構成されている。実行
装置１１２はデータバス１６および内部アドレスバス１
８に接続されている。内部アドレスバス１８の高位ｍビ
ットはタグ比較器工４と接続され、低位ｎビットはＣＰ
Ｕチップ境界２０を横切り、外部アドレスバス２２に接
続されている。データバス１６もまたＣＰＵチップ境界
２０を横切って、外部データバスとなっている。タグ比
較器１４は、内部データバス１８の高位ｍビットに接続
されるとともに、またｍビットの巾を有するタグバス２
４に接続されている。タグバス２４はまたＣＰＵチップ
境界２０を横切っている。ＣＰＵチップ１０の外部には
キャッシュタグＲＡＭ２Ｂ、キャッシュデータＲＡＭ２
８及びメインメモリ制御装置３ｏが配設されている。キ
ャッシュタグＲＡＭ２６は外部アドレスバス２２及びタ
グバス２４に接続されている。キャッシュデータＲＡＭ
２８は外部アドレスバス２２とデータバス１６に接続さ
れている。メインメモリ制御装置３０は外部アドレスバ
ス２２、タグバス２４及びデータバス１６と接続されて
いる。メインメモリ制御装置３０はまたバス３２を介し
そメインメモリ３４と接続されている。
次に本実施例の作用を説明すると、実行装置１２は内部
アドレスバス１８に対してアドレスを作成する。このア
ドレスの低位ｎビットは外部アドレスバス２２にそって
転送され、キャッシュタグＲＡＭ２Ｂ及びキャッシュデ
ータＲＡＭ２８各々に対するアドレスとし□て供給され
る。ここで、読み出しが行われていると、データ語は、
ＲＡＭのアクセス時間に等しい遅延の後、キャッシュデ
ータＲＡＭ２８からデータバス１６に送られる。このデ
ータは実行装置１２に転送され、実行装置１２で直ちに
動作が開始される。これとほぼ同時にキャッシュデータ
ＲＡＭ２８からのデータがデータバス１６に送られ、選
択されたエントリにおけるキャッシュタグＲＡＭ２６の
内容がタグバス２４に送出される。
このキャッシュタグＲＡＭ２６の内容は、選択されたエ
ントリが対応しているメインメモリアドレスの高位ｍビ
ットと１選択されたデータが有効でないか否かを示すフ
ラグ（Ｎ　Ｕ）と、少なくとも１つ以上のパリティ−ビ
ットを含んでいる。タグ比較器１４はタグバス２４のタ
グを内部アドレスバス１８の高位ｍビットと比較してキ
ャッシュの適合またはミスが起きているか否かを判定す
る。もしフラグのビットがセットされているか、また場
合によってはパリティ−ビットが間違っているとミスの
状態が発生する。適合していると、実行装置１２ですで
に開始している動作が継続される。ミスが発生している
と、所望のデータがバス３２を介してメインメモリ３４
に取込まれる。
キャッシュタグＲＡＭ２６及びキャッシュデータＲＡＭ
２８は、新規なデータが到着した後に更新される。もし
書込みの実行中であると、新規なデータがデータバス１
６に送出され、全アドレスがタグバス２４及び外部アド
レスバス２２に送出される。そして、新しい情報は同時
にメインメモリ制御装置３０を経由してメインメモリ３
４に書き込まれてもよい。
第１図に示す構成は従来技術の構成に対していくつかの
利点を有している。即ち第１に３つの基本モジュールが
別々のパッケージに入っている場合と異なり、本実施例
の構成はキャッシュの読み取りの上で２つのチップの境
界交叉点を必要としているだけである。１つは、ＣＰＵ
チップ１０から外部アドレスバス２２に沿ってキャッシ
ュタグＲＡＭ２６及びキャッシュデータＲＡＭ２８への
交叉点、もう１つはキャッシュタグＲＡＭ２Ｂ及びキャ
ッシュメモリＲＡＭ２８からタグバス２４およびデータ
バス１６に沿ってＣＰＵチップ１０に帰還する交叉点で
ある。これらの２つの交叉点のうち、ＣＰＵチップｌＯ
からのアドレス情報のみが高電流の駆動装置を必要とし
ている。これらの２つのＲＡＭ２８．２８は通常低いフ
ァン・アウト出力を有しているので、ＣＰＵチップ１０
に最小限の誘導性スイッチングノイズを生ずるのみであ
る。ここで、内部配線は、転送線における遅延を減少さ
せるためにできるだけ短くしてもよい。更にチップのカ
ウントは非常に低く保たれている。
第２に、第１図の構成はＣＰＵチップ１０上にタグ比較
器１４を設けているので、適合またミスが検出され、オ
ンチップによるタグ情報の到着の後に、非常に速く実行
装置１２に通知される。外部データバス１６のデータと
タグバス２４のタグは略同時に実行装置１２に到着する
ことが望ましいので、実行装置１２はそのデータの基づ
いて直ちに（タグ比較器１４の作業と平行して）動作を
開始することができ、もしキャッシュのアクセスが外れ
と判明しても、実行装置１２の動作を中断して元へ戻す
ことに深く関係してしまうことを恐れる必要がない。
第３に、内部アドレスバス１８の低位ｎビットだけがＣ
ＰＵチップ１０外に転送される。もし、３つのモジュー
ルすべてが別々にパッケージしてあれば、またはタグ比
較器１４とキャッシュＲＡＭ２６．２８が共に収納され
、しかも実行装置１２から分離している場合であっても
ｍ＋ｎビットの全アドレスが転送されなければならない
。したがって第１図に示す構成は必要とされる高電流駆
動装置の数を減少させる。例えば内部アドレスバス１８
が３２ビツト巾でキャッシュメモリが６４にのエントリ
長さであれば、従来技術の構成では３２アドレスビツト
すべてをチップ外に転送するように要求される。しかし
ながら、本実施例の構成では、わずか１６ビツトの転送
が要求されるだけであって、この結果スイッチングノイ
ズを略半減させることができる。ここで、全体のピンの
数は減少しない。これは残りの１６アドレスビツトがタ
グバス２４を通ってＣＰＵチップ１０に戻されるからで
ある。しかしながら、前述したようにキャッシュタグＲ
ＡＭ２６の出力は高いファン・アウト出力ではないので
電源に対して非常に高いスイッチングノイズが発生する
ことはない。
第４に第１図に示す構成は完全集積型の設計及びテキサ
スインスツルメンツ社製のＴＭＳ５５５０型の設計に対
して改善されている。というのは設計者は単にキャッシ
ュタグＲＡＭ２６及びキャッシュメモリＲＡＭ２８を新
型のＲＡＭと取替えるだけでコンピュータの設計周期の
間に案出された進歩したメモリ技術思想を受けることが
できる。更にキャッシュＲＡＭに単にメモリを付加し、
それに応じて外部アドレスバス２２の巾を広くするだけ
でキャッシュＲＡＭを所望の大きさにすることができる
。ここで、注意するべきことは、現代のメモリ技術はそ
れなりの適合率を生むに足りるだけの大きさをもった手
ごろな値段のダイレクトマツプキャッシュを支持してい
るが、セット結合体を加えることによってメモリを拡張
することも望まれているということである。本実施例に
よれば、これは各キャッシュセットに対してｍビットを
収容するために、タグバス２４の巾を拡張し、タグ比較
器１４に対してセット選択ロジックを付加するだけで達
成することができる。そこで実際のデータの選択はオフ
チップ、恐らく別設指示されるまでは１つのキャッシュ
セットからデータを先ず送出することによって達成され
るが、これはオンチップで行なうのが望ましい。これは
スピード上の利益が得られるからである。仮に、オンチ
ップで行えば、データバス１６は勿論それに従って拡巾
しなければならない。
第２図は、本発明に係るコンピュータアーキテクチャの
他の実施例を示すブロック図であり、この実施例では、
仮想メモリアーキテクチャを組込んでいる。即ち、アド
レス変換装置５０がＣＰＵチップ１０の実行装置１２と
タグ比較器１４の間に挿入されている点を除くと第１図
に示す実施例とはζ同じ構成である。実行装置１２はア
ドレス変換装置５０に対して仮想アドレス（ＶＡ）５２
を経て仮想アドレスを転送する。アドレス変換装置５０
は前記仮想アドレスをｍ＋ｎビット巾の実アドレスに変
換し、その中の下位ｎビットは外部アドレスバス２２を
通ってキャッシュタグＲＡＭ２６とキャッシュデータＲ
ＡＭ２８にオフチップで転送される。高位ｍビットは内
部実アドレス（ＲＡ）バス５４を通ってオンチップのタ
グ比較器１４に転送される。このアドレス変換装置５０
はページテーブル（図示せず）またはアドレス変換バッ
ファ（ＴＬＢ）（図示せず）、またはこれら双方を用い
て構成してもよい。もしアドレス変換装置５０に実際上
ページテーブルに対する単なるキャッシュに過ぎないア
ドレス変換バッファ（ＴＬＢ）を設ける場合は、このペ
ージテーブルがオフチップで設けてもよい。
ＣＰＵチップ１０上にアドレス変換装置５０を集積した
本実施例を用いることによって、仮想メモリを備えてい
ない設計に対していくつかの利点を得ることができる。
即ち、アドレス変換はＣＰＵチップ１０内（オンチップ
）で行われるので、その速度は十分に速く、例えばアド
レス変換が各キャッシュメモリのアクセスに対して行わ
れたとしても、オーバヘッドを最少にすることができる
。また、命令サイクルで仮想アドレスを非常に早く発生
するよう実行装置１２を設計することによって、オーバ
ヘッドを更に小さくすることが可能である。これによっ
て実アドレスキャッシュの使用が可能となり、しかも仮
想アドレスキャッシュを使用することによって発生する
問題をすべて回避することができる。更に、アドレス変
換が非常に速いから、実アドレスの高位（変換法）ビッ
トは低位（非変換）ビットの後、短時間でＣＰＵパッケ
ージの境界に到達する。したがって、仮想メモリのペー
ジサイズよりも大きい長さのダイレクトマツプキャッシ
ュＲＡＭを使ってもあまり不利益は発生しない。事実、
もし速かに行または列を選択する能力のあるキャッシュ
ＲＡＭを使用することによって、この不利益を排除する
ことができる。
第３図は本発明に係るコンピュータアーキテクチャの更
に他の実施例であり、この実施例では、特に命令用のメ
モリとデータメモリとを区別しているコンピュータの設
計に使用される。このような設計に対しては、２つの別
々のキャッシュをインターリーブバスと一緒に使用する
ことができ、これにより、キャッシュアクセスの帯域巾
は、効率よく２倍となり、オーバヘッドを増大させるこ
となく、２通りのセットアソシエーティブ方式の利益の
一部を得ることができる。第３図のＣＰＵチップ１０の
内部において実行装置１２は、仮想アドレスバス５２を
介して、命令アドレス変換装置７０とデータアドレス変
換装置７２の双方に接続されている。そして、命令アド
レス変換装置７０はｍ＋ｎビット巾の実アドレス（ＲＩ
　Ａ）バス７４に接続され、データアドレス変換装置７
２は同じ巾の実データアドレス（ＲＤＡ）バス７６に接
続されている。実アドレスバス７４の高位ｍビットは命
令タグ比較器７８に接続され、実データアドレスバス７
６の高位ｍビットはデータタグ比較器８０に接続されて
いる。実アドレスバス７４の低位ｎビットと実アドレス
バス７６の低位ｎビットは双方共外部アドレスバス２２
に接続され、タグバス２４のｍビットは、命令タグ比較
器７８とデータタグ比較器８０の双方に接続されている
。ＣＰＵチップｌＯの外部には、１個のダイレクトマツ
プセットとしての命令用キャッシュＲＡＭ８２と１個の
ダイレクトマツプセットとしてのデータ用キャッシュＲ
ＡＭ８４が設けられている。ラッチバッファ８３．８５
がそれぞれ外部アドレスバス２２と命令用キャッシュＲ
ＡＭ８２との間、外部アドレスバス２２とデータキャッ
シュＲＡＭ８４との間に接続されている点を除いて、命
令用キャッシュＲＡＭ８２及びデータ用キャッシュＲＡ
Ｍ８４は、それぞれデータバス１６、タグバス２４、外
部アドレスバス２２に接続されている。第３図には第１
図及び第２図に示したメインメモリ制御装置３０とメイ
ンメモリ３４が図示されていない。
次に、本実施例の作用を説明するに、先ず実行装置１２
によって命令アドレスが仮想アドレスバス５２に与えら
れる。２相クロツクサイクル（第１表のタイムテーブル
を参照）の第１相の間に命令アドレス変換装置７０は、
対応する実アドレスを演算して命令タグ比較器７８と外
部アドレスバス２２に与える。
（以下余白） 尚、この第１相の間に、実行装置１２は仮想アドレスバ
ス５２に送出するために仮想データアドレスの準備をす
る。第２相で下位ｎビットの実命令アドレスが命令アド
レス変換装置７０から外部アドレスバス２２に送られ、
ラッチバッフγ８３によってラッチされる。命令用キャ
ッシュＲＡＭ８２は選択されたアドレスに格納されてい
るデータ情報とタグ情報とを選択し始める。また、第２
相の間にデータアドレス変換装置７２は、仮想アドレス
バス５２の仮想データアドレスを変換し、実行装置１２
は次の仮想命令アドレスの準備をする。第３相（第２ク
ロツクサイクルの第１相）において、命令用キャッシュ
ＲＡＭ８２からのデータとタグはデータバス１６及びタ
グバス２４に送られ、それぞれ実行装置１２と命令タグ
比較器７８によって使用される。また、この第３相の間
に実データアドレスの低位ｎビットが外部アドレスバス
２２に送られラッチバッフγ８５によってラッチされる
。データ用キャッシュＲＡＭ８４は、選択されたアドレ
スに記憶されているデータ情報とタグ情報を選択し始め
る。命令アドレス変換装置７０はまた仮想命令アドレス
を実アドレスに変換し、実行装置１２は次の仮想データ
アドレスの準備をする。キャッシュアクセスは、このイ
ンターリービング法によってアクセスがキャッシュのミ
スまたは他の特別の条件によって中断されるまで継続さ
れる。このキャッシュのミスが生ずると、メインメモリ
をアクセスすることが要求される。このようにして、キ
ャッシュの読出しからのデータは、そのデータに対する
仮想アドレスが最初にオンチップで入手可能になってか
ら１．５クロツクサイクル経過するまで実行装置１２に
到達しないが、キャッシュのアクセスは各クロックサイ
クル毎に２回終了する。アドレスの変換が各キャッシュ
アクセス毎に行われたとしても、これによって単一キャ
ッシュシステムに対して帯域巾が２倍になる。
本実施例に係るコンピュータアーキテクチャには、これ
以外にも改善と工夫を盛り込むことかできる。例えば、
命令、データアドレス変換装置７０．７２は小型で、実
行装置１２および命令。
タグ比較器７８．８０と一緒にＣＰＵチップ１０の上に
集積されているので、これらはキャッシュアクセス自体
よりもはるかに速く動作する。このことは特に１つ以上
のアドレス変換バッファ（ＴＬＢ）レベルが変換過程で
使用される場合には適合する。したがって、両方のキャ
ッシュに対する変換を単一の連結型ダブルタイムアドレ
ス変換装置で行なうことが可能である。更に、外部アド
レス変換バッファ（ＴＬＢ）、またはカーネルシステム
に専用の命令キャッシュ等の他の特別のキャッシュを外
部アドレス２飢タグバス２４及びデータバス１６に接続
することができる。これらは変換ミス、キャッシュのミ
ス、または他の特別の処理状況のためにバスが一時的に
使用されていない場合にアクセスすることができる。更
に第３図の符号８３と８５に示されたような外部ラッチ
バッファもまた非インターリービング型の設計に含める
ことができる。これにはキャッシュアクセス時間全体に
少しの選択を加えながら強力なアドレス駆動装置をＣＰ
Ｕチップから離すという利点がある。
上記の説明ではアドレス発生装置と比較器ロジックは１
つのチップ上に配設され、キャッシュＲＡＭは別に配設
されているものとして述べたが、アドレス発生装置と比
較器ロジックを同一のハイブリッドパッケージ内の別の
チップ上に配設し、キャッシュＲＡＭを別の場所に配設
しても同じ効果が得られることが理解できる。しかしな
がら、この効果はアドレス発生装置と比較器ロジックが
１つの基板上の別々のパッケージに配設され、キャッシ
ュＲＡＭ８２．８４が別の基板に配設されているような
場合には適合しない。後者の場合には、１つのキャッシ
ュアーキテクチャの３つの基本構成ブロックの各々を別
々のパッケージに配設しており、これにより、このよう
な構成については、不利な状態の全てを招いている。キ
ャッシュＲＡＭをオフチップに配設することによってす
でに得られていないこれ以上の利点をそのキャッシュＲ
ＡＭをオフボードに配設することによって得られるとい
うことはない。これらをオフボードに配設することによ
って事実上性能は低下する。これは転送線に対する配慮
がより大きな役割を果すからである。
以上本発明は特定の実施例に関して説明したが、本発明
の範囲内で種々の変形が可能である。
例えば、ご覧で述べている実施例では外部アドレスバス
に送られるｎビットは低位アドレスビットであるが、い
ずれのグループのｎビットが選択されてもよい。更に、
タグ比較器に接続されているアドレスビットとキャッシ
ュアドレスのために外部で入手可能なアドレスビットと
の間に、オーバラップを設けてもよい。後者の変形例で
は設計者またはユーザは単に２つの機能の間にオーバラ
ップビットを割当てるだけで、いくつかのキャッシュ長
さのうちの１つを選択することができる。
また別の例として、上述のインターリービングした実施
例では、命令キャッシュとデータキャッシュを用いてい
るが、メモリアクセスのうちの非干渉ストリームのいず
れの組を適用してもよい。
３つ以上のキャッシュに対するインターリーブアクセス
もまた可能である。
更に他の例では、２つ以上のキャッシュのアクセスされ
た場合には、すべてが、データバス、アドレスバスまた
はタグバスの金山もしくはこれらすべてのバスの金山を
使う必要はない。
更に別の例では、バスの巾が適当であり、外部ラッチの
使用される場合には、タグ情報は、外部アドレスバス２
２を通ってＣＰＵチップｌＯに戻してもよい。上記並び
に上記以外の種々の変形例は当業者にとって自明であり
、本発明の範囲から逸脱するものではない。
（発明の効果） 本発明に係るコンピュータアーキテクチャは以上の構成
及び作用からなるもので、ＣＰｔＪパッケージの境界の
交叉点を最少にすることができ、ＣＰＵパッケージに最
小限のスイッチングノイズを生ずるのみである。また、
ＣＰＵパッケージ上にタグ比較器を設けているので適合
、ミスが検出され、オンチップによるタグ情報の到着後
に、非常に速くアドレス発生装置に通知されるという効
果を奏する。
【図面の簡単な説明】
第１図は本発明に係るコンピュータアーキテクチャの一
実施例を示すブロック図、第２図は本発明に係るコンピ
ュータアーキテクチャの他の実施例を示すブロック図、
第３図は本発明に係るコンピュータアーキテクチャの更
に他の実施例を示すブロック図である。 符号の説明 １０・・・ＣＰＵチップ、１２・・・実行装置、１４・
・・タグ比較器、２６・・・キャー２ジユータグＲＡＭ
２８・・・キャッシュデータＲＡＭ。 ３０・・・メインメモリ制御装置、 ３４・・・メインメモリ、５０・・・アドレス変換装置
。

Claims (10)

    【特許請求の範囲】
  1. （１）アドレス発生装置及びタグ比較器を有するパッケ
    ージと、第１のキャッシュデータメモリ及び第１のキャ
    ッシュタグメモリよりなる第１組のキャッシュメモリと
    、前記第１のキャッシュデータメモリと連絡するデータ
    バス手段と、前記タグ比較器及び前記第１のキャッシュ
    タグメモリと連絡するタグバス手段と、前記タグ比較器
    と連絡する第１群のアドレスリードと前記第１のキャッ
    シュタグメモリ及び前記第１のキャッシュデータメモリ
    と連絡する第２群のアドレスリードよりなるアドレスバ
    ス手段と、前記第１群のアドレスリード及び前記第２群
    のアドレスリードを前記アドレス発生装置と連絡する第
    １の接続手段とからなり、前記第１組のキャッシュメモ
    リを前記パッケージの外部に配設したことを特徴とする
    コンピュータアーキテクチャ。
  2. （２）前記第１の接続手段は、前記アドレス発生装置と
    連絡する仮想アドレス手段と、前記パッケージ内に配設
    され前記仮想アドレス手段と連絡するアドレス変換装置
    と、前記第１群のアドレスリード及び前記第２群のアド
    レスリードを前記アドレス変換装置と連絡する第２の接
    続手段とを備えたことを特徴とする特許請求の範囲第１
    項記載のコンピュータアーキテクチャ。
  3. （３）前記第２群のアドレスリード及び前記データバス
    手段は第２のキャッシュデータメモリと連絡し、該第２
    のキャッシュデータメモリと第２のキャッシュタグメモ
    リとで第２組のキャッシュメモリを構成し、前記第２の
    キャッシュタグメモリが前記第２群のアドレスリード及
    び前記タグバス手段、と連絡し、前記第２組のキャッシ
    ュメモリは前記パッケージの外部に配設され、前記第２
    組のキャッシュメモリに対するアクセスが前記第１組の
    キャッシュメモリに対するアクセスとインターリービン
    グしてなることを特徴とする特許請求の範囲第１項記載
    のコンピュータアーキテクチャ。
  4. （４）前記第２のキャッシュデータメモリ及び前記第２
    のキャッシュタグメモリを有する前記第２組のキャッシ
    ュメモリは、前記第２群のアドレスリード及び前記デー
    タバス手段と連絡し、前記第２のキャッシュタグメモリ
    は、前記第２群のアドレスリード及び前記タグバス手段
    と連絡し、前記第２組のキャッシュメモリは前記パッケ
    ージの外部に配設され、前記第２組のキャッシュメモリ
    に対するアクセスは前記第１組のキャッシュメモリに対
    するアクセスとインターリービングしてなることを特徴
    とする特許請求の範囲第２項記載のコンピュータアーキ
    テクチャ。
  5. （５）前記第１のキャッシュタグメモリからの情報は第
    １の設定時点で前記タグバス手段に送出する手段と、前
    記第１のキャッシュデータメモリからの情報は前記第１
    の設定手段と略同時に前記データバス手段に送出する手
    段とを設けたことを特徴とする特許請求の範囲第１項記
    載のコンピュータアーキテクチャ。
  6. （６）前記第１のキャッシュタグメモリからの情報は第
    １の設定時点で前記タグバス手段に送出する手段と、前
    記第１のキャッシュデータメモリからの情報は前記第１
    の設定時点と略同時に前記データバス手段に送出する手
    段とを設けたことを特徴とする特許請求の範囲第２項記
    載のコンピュータアーキテクチャ。
  7. （７）前記第２群のアドレスリードのうち少なくとも１
    つのリードは、変換アドレスビットを表わし、前記第２
    群のアドレスリードのうち少なくも１つは非変換アドレ
    スビットを表わしたことを特徴とする特許請求の範囲第
    ２項記載のコンピュータアーキテクチャ。
  8. （８）前記第２群のアドレスリードのうち少なくとも１
    つのリードは、変換アドレスビットを表わし、前記第２
    群のアドレスリードのうち少なくも１つは非変換アドレ
    スビットを表わしたことを特徴とする特許請求の範囲第
    ４項記載のコンピュータアーキテクチャ。
  9. （９）前記アドレス変換装置は、Ｊリードを変換し、Ｋ
    リードを非変換とし、Ｊ＋Ｋリードよりなる仮想アドレ
    スバスにおいて、ｎはＫより大で、前記第１組のキャッ
    シュメモリはダイレクトマップされていることを特徴と
    する特許請求の範囲第２項記載のコンピュータアーキテ
    クチャ。
  10. （１０）前記アドレス変換装置は、Ｊリードを変換し、
    Ｋリードを非変換とし、Ｊ＋Ｋリードよりなる仮想アド
    レスバスにおいて、ｎはＫより大で、前記第１組のキャ
    ッシュメモリはダイレクトマップされていることを特徴
    とする特許請求の範囲第４項記載のコンピュータアーキ
    テクチャ。
JP61174691A 1986-02-06 1986-07-24 コンピユ−タア−キテクチヤ Pending JPS62184551A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/827,269 US4953073A (en) 1986-02-06 1986-02-06 Cup chip having tag comparator and address translation unit on chip and connected to off-chip cache and main memories
US827269 1992-02-03

Publications (1)

Publication Number Publication Date
JPS62184551A true JPS62184551A (ja) 1987-08-12

Family

ID=25248766

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61174691A Pending JPS62184551A (ja) 1986-02-06 1986-07-24 コンピユ−タア−キテクチヤ

Country Status (13)

Country Link
US (2) US4953073A (ja)
EP (1) EP0231574B1 (ja)
JP (1) JPS62184551A (ja)
KR (1) KR950012733B1 (ja)
AT (1) ATE83567T1 (ja)
CA (1) CA1273715A (ja)
DE (1) DE3687307T2 (ja)
DK (1) DK59487A (ja)
ES (1) ES2005092A6 (ja)
GR (1) GR870204B (ja)
IE (1) IE870309L (ja)
IL (1) IL81238A (ja)
NO (1) NO870415L (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03135641A (ja) * 1989-07-13 1991-06-10 Toshiba Corp マイクロプロセッサ
JPH04128946A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd アドレス変換方式
US6493799B2 (en) 1996-06-13 2002-12-10 Micron Technology, Inc. Word selection logic to implement an 80 or 96-bit cache SRAM

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1575939B1 (de) * 1967-01-21 1973-01-25 Jurid Werke Gmbh Reibbelaganordnung
US4953073A (en) * 1986-02-06 1990-08-28 Mips Computer Systems, Inc. Cup chip having tag comparator and address translation unit on chip and connected to off-chip cache and main memories
US5226147A (en) * 1987-11-06 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for simple cache system
US5067078A (en) * 1989-04-17 1991-11-19 Motorola, Inc. Cache which provides status information
JPH0740247B2 (ja) * 1989-06-20 1995-05-01 松下電器産業株式会社 キャッシュメモリ装置
US5077826A (en) * 1989-08-09 1991-12-31 International Business Machines Corporation Cache performance in an information handling system employing page searching
US5297270A (en) * 1989-11-13 1994-03-22 Zenith Data Systems Corporation Programmable cache memory which associates each section of main memory to be cached with a status bit which enables/disables the caching accessibility of the particular section, and with the capability of functioning with memory areas of varying size
EP0446534A3 (en) * 1990-03-16 1992-08-05 John Fluke Mfg. Co., Inc. Method of functionally testing cache tag rams in limited-access processor systems
US5261066A (en) * 1990-03-27 1993-11-09 Digital Equipment Corporation Data processing system and method with small fully-associative cache and prefetch buffers
JPH05108484A (ja) * 1990-06-07 1993-04-30 Intel Corp キヤツシユメモリ
US5732241A (en) * 1990-06-27 1998-03-24 Mos Electronics, Corp. Random access cache memory controller and system
US5276833A (en) * 1990-07-02 1994-01-04 Chips And Technologies, Inc. Data cache management system with test mode using index registers and CAS disable and posted write disable
US5835945A (en) * 1990-08-06 1998-11-10 Ncr Corporation Memory system with write buffer, prefetch and internal caches
US6275901B1 (en) * 1990-10-09 2001-08-14 Intel Corporation Computer system having a set associative cache memory with sequentially accessed on-chip address tag array and off-chip data array
US5412787A (en) * 1990-11-21 1995-05-02 Hewlett-Packard Company Two-level TLB having the second level TLB implemented in cache tag RAMs
JP2646854B2 (ja) * 1990-12-18 1997-08-27 三菱電機株式会社 マイクロプロセッサ
JP2703418B2 (ja) * 1991-04-24 1998-01-26 株式会社東芝 中央演算処理装置
EP0525308A1 (en) * 1991-07-31 1993-02-03 International Business Machines Corporation Memory map for processor cache macro
US6230233B1 (en) 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
US5353424A (en) * 1991-11-19 1994-10-04 Digital Equipment Corporation Fast tag compare and bank select in set associative cache
US5634027A (en) * 1991-11-20 1997-05-27 Kabushiki Kaisha Toshiba Cache memory system for multiple processors with collectively arranged cache tag memories
US5469555A (en) * 1991-12-19 1995-11-21 Opti, Inc. Adaptive write-back method and apparatus wherein the cache system operates in a combination of write-back and write-through modes for a cache-based microprocessor system
US5414827A (en) * 1991-12-19 1995-05-09 Opti, Inc. Automatic cache flush
US5276878A (en) * 1992-10-07 1994-01-04 International Business Machines Corporation Method and system for task memory management in a multi-tasking data processing system
US5838389A (en) * 1992-11-02 1998-11-17 The 3Do Company Apparatus and method for updating a CLUT during horizontal blanking
US5481275A (en) 1992-11-02 1996-01-02 The 3Do Company Resolution enhancement for video display using multi-line interpolation
US5572235A (en) * 1992-11-02 1996-11-05 The 3Do Company Method and apparatus for processing image data
US5596693A (en) * 1992-11-02 1997-01-21 The 3Do Company Method for controlling a spryte rendering processor
GB2273856B (en) * 1992-12-22 1996-12-18 Advanced Risc Mach Ltd Pixel display palette
US5752073A (en) * 1993-01-06 1998-05-12 Cagent Technologies, Inc. Digital signal processor architecture
GB2275119B (en) * 1993-02-03 1997-05-14 Motorola Inc A cached processor
US5574923A (en) * 1993-05-10 1996-11-12 Intel Corporation Method and apparatus for performing bi-endian byte and short accesses in a single-endian microprocessor
EP0625746A1 (de) * 1993-05-19 1994-11-23 Siemens Nixdorf Informationssysteme Aktiengesellschaft Befehlsaufbereitungseinheit für Verarbeitungsprozessoren in Datenverarbeitungsanlagen
US5581734A (en) * 1993-08-02 1996-12-03 International Business Machines Corporation Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system bus capacity
US5726937A (en) * 1994-01-31 1998-03-10 Norand Corporation Flash memory system having memory cache
US5870599A (en) * 1994-03-01 1999-02-09 Intel Corporation Computer system employing streaming buffer for instruction preetching
US6129458A (en) * 1994-03-23 2000-10-10 At&T Global Information Solutions Company Cache optimization method
US5826052A (en) * 1994-04-29 1998-10-20 Advanced Micro Devices, Inc. Method and apparatus for concurrent access to multiple physical caches
US6687790B2 (en) * 1994-08-03 2004-02-03 Intel Corporation Single bank associative cache
US5636354A (en) * 1994-09-06 1997-06-03 Motorola Inc. Data processor with serially accessed set associative memory cache interface and method
EP0803095A1 (en) 1994-10-14 1997-10-29 Silicon Graphics, Inc. Indexing and multiplexing of interleaved cache memory arrays
WO1996012231A1 (en) 1994-10-14 1996-04-25 Silicon Graphics, Inc. A translation buffer for detecting and preventing conflicting virtual addresses from being stored therein
TW358907B (en) * 1994-11-22 1999-05-21 Monolithic System Tech Inc A computer system and a method of using a DRAM array as a next level cache memory
US6128700A (en) * 1995-05-17 2000-10-03 Monolithic System Technology, Inc. System utilizing a DRAM array as a next level cache memory and method for operating same
US6643765B1 (en) 1995-08-16 2003-11-04 Microunity Systems Engineering, Inc. Programmable processor with group floating point operations
US7483935B2 (en) * 1995-08-16 2009-01-27 Microunity Systems Engineering, Inc. System and method to implement a matrix multiply unit of a broadband processor
US5742840A (en) * 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
US6295599B1 (en) * 1995-08-16 2001-09-25 Microunity Systems Engineering System and method for providing a wide operand architecture
US5953241A (en) * 1995-08-16 1999-09-14 Microunity Engeering Systems, Inc. Multiplier array processing system with enhanced utilization at lower precision for group multiply and sum instruction
US7301541B2 (en) * 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US6065108A (en) * 1996-01-24 2000-05-16 Sun Microsystems Inc Non-quick instruction accelerator including instruction identifier and data set storage and method of implementing same
US7159041B2 (en) * 2000-03-07 2007-01-02 Microsoft Corporation Method and system for defining and controlling algorithmic elements in a graphics display system
US6819325B2 (en) 2000-03-07 2004-11-16 Microsoft Corporation API communications for vertex and pixel shaders
ATE293810T1 (de) * 2000-06-27 2005-05-15 Koninkl Philips Electronics Nv Integrierte schaltung mit flash
FR2818145B1 (fr) * 2000-12-18 2003-11-28 Oreal Compositions cosmetiques antisolaires a base d'un melange synergetique de filtres et utilisations
US6812923B2 (en) 2001-03-01 2004-11-02 Microsoft Corporation Method and system for efficiently transferring data objects within a graphics display system
US6874150B2 (en) 2001-03-01 2005-03-29 Microsoft Corporation Method and system for maintaining connections between surfaces and objects in a graphics display system
US7023431B2 (en) * 2001-03-01 2006-04-04 Microsoft Corporation Method and system for providing data to a graphics chip in a graphics display system
US6828975B2 (en) * 2001-03-01 2004-12-07 Microsoft Corporation Method and system for managing graphics objects in a graphics display system
US6831635B2 (en) * 2001-03-01 2004-12-14 Microsoft Corporation Method and system for providing a unified API for both 2D and 3D graphics objects
US7310706B1 (en) 2001-06-01 2007-12-18 Mips Technologies, Inc. Random cache line refill
US7024414B2 (en) * 2001-08-06 2006-04-04 Sensage, Inc. Storage of row-column data
AU2002339867A1 (en) * 2001-09-04 2003-03-18 Microunity Systems Engineering, Inc. System and method for performing multiplication
KR101174308B1 (ko) * 2002-10-28 2012-08-16 쌘디스크 코포레이션 비휘발성 저장 시스템들에서 자동 웨어 레벨링
US20050182903A1 (en) * 2004-02-12 2005-08-18 Mips Technologies, Inc. Apparatus and method for preventing duplicate matching entries in a translation lookaside buffer
US7558939B2 (en) * 2005-03-08 2009-07-07 Mips Technologies, Inc. Three-tiered translation lookaside buffer hierarchy in a multithreading microprocessor
EP1717708B1 (en) * 2005-04-29 2010-09-01 STMicroelectronics Srl An improved cache memory system
CN103399827B (zh) 2013-07-25 2015-11-25 华为技术有限公司 存储装置、执行访问操作的系统和方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60122443A (ja) * 1983-12-05 1985-06-29 Mitsubishi Electric Corp 情報処理装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4056845A (en) * 1975-04-25 1977-11-01 Data General Corporation Memory access technique
US4084230A (en) * 1976-11-29 1978-04-11 International Business Machines Corporation Hybrid semiconductor memory with on-chip associative page addressing, page replacement and control
US4400774A (en) * 1981-02-02 1983-08-23 Bell Telephone Laboratories, Incorporated Cache addressing arrangement in a computer system
US4532587A (en) * 1981-08-26 1985-07-30 Texas Instruments Incorporated Single chip processor connected to an external memory chip
GB2111998A (en) * 1981-11-25 1983-07-13 Secr Defence The preparation of adducts which may be used in the preparation of compound semiconductor materials
CH652912A5 (de) * 1982-02-23 1985-12-13 Sulzer Ag Den schaft einer in einen roehrenknochen einsetzbaren endoprothese zentrierende halterung.
US4493026A (en) * 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache
US4527232A (en) * 1982-07-02 1985-07-02 Sun Microsystems, Inc. High-speed memory and memory management system
US4587610A (en) * 1984-02-10 1986-05-06 Prime Computer, Inc. Address translation systems for high speed computer memories
US4646233A (en) * 1984-06-20 1987-02-24 Weatherford James R Physical cache unit for computer
US4794524A (en) * 1984-07-03 1988-12-27 Zilog, Inc. Pipelined single chip microprocessor having on-chip cache and on-chip memory management unit
JP2539357B2 (ja) * 1985-03-15 1996-10-02 株式会社日立製作所 デ−タ処理装置
US4821171A (en) * 1985-05-07 1989-04-11 Prime Computer, Inc. System of selective purging of address translation in computer memories
US4785398A (en) * 1985-12-19 1988-11-15 Honeywell Bull Inc. Virtual cache system using page level number generating CAM to access other memories for processing requests relating to a page
US4953073A (en) * 1986-02-06 1990-08-28 Mips Computer Systems, Inc. Cup chip having tag comparator and address translation unit on chip and connected to off-chip cache and main memories
US4811209A (en) * 1986-07-31 1989-03-07 Hewlett-Packard Company Cache memory with multiple valid bits for each data indication the validity within different contents
US4882673A (en) * 1987-10-02 1989-11-21 Advanced Micro Devices, Inc. Method and apparatus for testing an integrated circuit including a microprocessor and an instruction cache

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60122443A (ja) * 1983-12-05 1985-06-29 Mitsubishi Electric Corp 情報処理装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03135641A (ja) * 1989-07-13 1991-06-10 Toshiba Corp マイクロプロセッサ
JPH04128946A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd アドレス変換方式
US6493799B2 (en) 1996-06-13 2002-12-10 Micron Technology, Inc. Word selection logic to implement an 80 or 96-bit cache SRAM

Also Published As

Publication number Publication date
CA1273715A (en) 1990-09-04
EP0231574B1 (en) 1992-12-16
ATE83567T1 (de) 1993-01-15
NO870415D0 (no) 1987-02-03
NO870415L (no) 1987-08-07
KR870008253A (ko) 1987-09-25
DK59487A (da) 1987-08-07
DK59487D0 (da) 1987-02-05
IE870309L (en) 1987-08-06
EP0231574A3 (en) 1989-06-07
EP0231574A2 (en) 1987-08-12
ES2005092A6 (es) 1989-03-01
KR950012733B1 (ko) 1995-10-20
US4953073A (en) 1990-08-28
DE3687307D1 (de) 1993-01-28
DE3687307T2 (de) 1993-04-15
IL81238A (en) 1990-09-17
IL81238A0 (en) 1987-08-31
US5113506A (en) 1992-05-12
GR870204B (en) 1987-06-09

Similar Documents

Publication Publication Date Title
JPS62184551A (ja) コンピユ−タア−キテクチヤ
US20210374069A1 (en) Method, system, and apparatus for page sizing extension
US5412787A (en) Two-level TLB having the second level TLB implemented in cache tag RAMs
US5864876A (en) DMA device with local page table
US8799621B2 (en) Translation table control
US5119290A (en) Alias address support
US5510934A (en) Memory system including local and global caches for storing floating point and integer data
JP3666689B2 (ja) 仮想アドレス変換方法
US5678020A (en) Memory subsystem wherein a single processor chip controls multiple cache memory chips
US20090187731A1 (en) Method for Address Translation in Virtual Machines
EP0549321A2 (en) Method and system for high-speed virtual-to-physical address translation and cache tag matching
JPH02189659A (ja) 仮想記憶動的アドレス変換システム
JP3449487B2 (ja) 変換索引緩衝機構
US4811206A (en) Data processing system with overlapped address translation and address computation
JPH07120312B2 (ja) バッファメモリ制御装置
JPH05210570A (ja) アドレス拡張をする方法及び手段
US5452418A (en) Method of using stream buffer to perform operation under normal operation mode and selectively switching to test mode to check data integrity during system operation
US8250300B2 (en) Cache memory system and method with improved mapping flexibility
JPH10283259A (ja) 情報処理装置およびプロセッサ
JPS5868286A (ja) キヤツシユメモリおよびその作動方法
Prete RST cache memory design for a highly coupled multiprocessor system
US6301648B1 (en) Method and apparatus for processing memory accesses utilizing a TLB
JPH0594370A (ja) コンピユータメモリシステム及び仮想メモリアドレツシング区分方法
US6460117B1 (en) Set-associative cache memory having a mechanism for migrating a most recently used set
JPH02196350A (ja) 情報処理装置