KR870008253A - 캐쉬 및 가상 메모리 편성 시스템 - Google Patents

캐쉬 및 가상 메모리 편성 시스템 Download PDF

Info

Publication number
KR870008253A
KR870008253A KR870000943A KR870000943A KR870008253A KR 870008253 A KR870008253 A KR 870008253A KR 870000943 A KR870000943 A KR 870000943A KR 870000943 A KR870000943 A KR 870000943A KR 870008253 A KR870008253 A KR 870008253A
Authority
KR
South Korea
Prior art keywords
address
cache
memory
tag
bus means
Prior art date
Application number
KR870000943A
Other languages
English (en)
Other versions
KR950012733B1 (ko
Inventor
피. 무슈리즈 존
엠. 크루들 레스터
파지빌스키 스테븐
Original Assignee
원본미기재
밉스 컴퓨터 시스템즈 인코오포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 원본미기재, 밉스 컴퓨터 시스템즈 인코오포레이티드 filed Critical 원본미기재
Publication of KR870008253A publication Critical patent/KR870008253A/ko
Application granted granted Critical
Publication of KR950012733B1 publication Critical patent/KR950012733B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
    • G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Hardware Redundancy (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Debugging And Monitoring (AREA)
  • Communication Control (AREA)

Abstract

내용 없음

Description

캐쉬 및 가상 메모리 편성 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도 내지 제 3 도는 본 발명에 따른 여러가지 실시예들에 대한 블록선도.

Claims (10)

  1. 애드레스 발생장치 및 태그 비교기를 포함하는 패키지와, 제 1 데이타 메모리 및 제 1 캐쉬 태그 메모리를 포함하는 제 1 캐쉬 메모리 세트와, 제 1 캐쉬 태그 메모리와 통신하는 데이타 버스 수단과, 태그 비교기 및 제 1 캐쉬 태그 메모리와 통신하는 태그 버스 수단과, 태그 비교기와 통신하는 제 1 의 애드레스 리이드군, 제 1 캐쉬 태그 메모리 및 제 1 캐쉬 데이타 메모리와 통신하는 제 2 의 애드레스리이드군을 포함하는 애드레스 버스수단과, 애드레스 발생장치와 통신하는 제 1 애드레스 리이드군 및 제 2 애드레스 리이드군을 배치하기 위한 제 1 연결 수단을 구비하여 제 1 캐쉬 메모리 세트가 패키지 외부에 배치된 것을 특징으로 하는 컴퓨터 시스템.
  2. 제 1 항에 있어서, 제 1 연결 수단이 애드레스 발생장치와 통신하는 가상 애드레스 버스수단과, 패키지 내부에 배치되어 가상 애드레스 버스수단과 통신하는 애드레스 변환장치와, 애드레스 변환장치와 통신하는 제 1 애드레스 리이드군 및 제 2 애드레스 리이드군을 배치하기 위한 제 2 연결 수단을 구비한 것을 특징으로 하는 컴퓨터 시스템.
  3. 제 1 항에 있어서, 제 2 애드레스 리이드군 및 데이타 버스수단과 통신하는 제 2 캐쉬 데이타 메모리와 제 2 애드레스 리이드군 및 태그 버스수단과 통신하는 제 2 캐쉬 태그 메모리를 포함하는 제 2 캐쉬 메모리 세트를 추가로 구비하는데, 상기 제 2 캐쉬 메모리 세트가 제 1 패키지 외부에 배치되고, 제 2 캐쉬 메모리 세트에 대한 액세스가 제 1 캐쉬 메모리 세트에 대한 액세스와 인터리브되는 것을 특징으로 하는 컴퓨터 시스템.
  4. 제 2 항에 있어서, 제 2 애드레스 리이드군 및 데이타 버스수단과 통신하는 제 2 캐쉬 데이타 메모리와 제 2 애드레스 리이드군 및 태그 버스수단과 통신하는 제 2 캐쉬 태그 메모리를 포함하는 제 2 캐쉬 메모리 세트를 추가로 포함하는데, 상기 제 2 캐쉬 메모리 세트가 제 1 패키지의 외부에 배치되고, 제 2 캐쉬 메모리 세트에 대한 액세스가 제 1 캐쉬 메모리 세트에 대한 액세스와 인터리브되는 것을 특징으로 하는 컴퓨터 시스템.
  5. 제 1 항에 있어서, 제 1 캐쉬 태그 메모리로 부터의 정보를 제때 소정의 제 1 지점에서 태그 버스수단상에 인에이블하기 위한 수단과, 제 1 캐쉬 데이타 메모리로 부터의 정보를 제때 소정의 제 1 지점에 도달함과 동시에 데이타 버스 수단상에 인에이블 시키기 위한 수단을 추가로 구비한 것을 특징으로 하는 컴퓨터 시스템.
  6. 제 2 항에 있어서, 제 1 캐쉬 태그 메모리로 부터의 정보를 제때 소정의 제 1 지점에서 태그 버스수단상에 인에이블하기 위한 수단과, 제 1 캐쉬 데이타 메모리로 부터의 정보를 제때 소정의 제 1 지점에 도달함과 동시에 데이타 버스수단상에 인에이블 시키기 위한 수단을 추가로 구비한 것을 특징으로 하는 컴퓨터 시스템.
  7. 제 2 항에 있어서, 제 2 애드레스 리이드군 내의 적어도 하나의 리이드가 변환된 애드레스 비트를 나타내고, 제 2 애드레스 리이드군 내의 적어도 하나의 리이드가 비변환된 애드레스 비트를 나타내는 것을 특징으로 하는 컴퓨터 시스템.
  8. 제 4 항에 있어서, 제 2 애드레스군 내의 적어도 하나의 리이드가 변환된 애드레스 비트를 나타내고 제 2 애드레스 리이드군 내의 적어도 하나의 리이드가 비변환된 애드레스 비트를 나타내는 것을 특징으로 하는 컴퓨터 시스템.
  9. 제 2 항에 있어서, 애드레스 변환장치가 j리이드를 변환하고 비변환된 k리이드를 남기며 가상 애드레스 버스가 j+k리이드를 구비하는데, n이 k보다 더크고, 제 1 캐쉬 메모리 세트가 직접 맵되는 것을 특징으로 하는 컴퓨터 시스템.
  10. 제 4 항에 있어서, 애드레스 변환장치가 j리이드를 변환하고 비변환된 k리이드를 남기며 가상 애드레스 버스가 j+k리이드를 구비하는데, n이 k보다 더크고, 제 1 캐쉬 메모리세트가 직접 맵되는 것을 특징으로 하는 컴퓨터 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870000943A 1986-02-06 1987-02-06 캐쉬 및 가상 메모리 편성 시스템 KR950012733B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US827,269 1986-02-06
US06/827,269 US4953073A (en) 1986-02-06 1986-02-06 Cup chip having tag comparator and address translation unit on chip and connected to off-chip cache and main memories
US827269 1992-02-03

Publications (2)

Publication Number Publication Date
KR870008253A true KR870008253A (ko) 1987-09-25
KR950012733B1 KR950012733B1 (ko) 1995-10-20

Family

ID=25248766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870000943A KR950012733B1 (ko) 1986-02-06 1987-02-06 캐쉬 및 가상 메모리 편성 시스템

Country Status (13)

Country Link
US (2) US4953073A (ko)
EP (1) EP0231574B1 (ko)
JP (1) JPS62184551A (ko)
KR (1) KR950012733B1 (ko)
AT (1) ATE83567T1 (ko)
CA (1) CA1273715A (ko)
DE (1) DE3687307T2 (ko)
DK (1) DK59487A (ko)
ES (1) ES2005092A6 (ko)
GR (1) GR870204B (ko)
IE (1) IE870309L (ko)
IL (1) IL81238A (ko)
NO (1) NO870415L (ko)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1575939B1 (de) * 1967-01-21 1973-01-25 Jurid Werke Gmbh Reibbelaganordnung
US4953073A (en) * 1986-02-06 1990-08-28 Mips Computer Systems, Inc. Cup chip having tag comparator and address translation unit on chip and connected to off-chip cache and main memories
US5226147A (en) 1987-11-06 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for simple cache system
US5067078A (en) * 1989-04-17 1991-11-19 Motorola, Inc. Cache which provides status information
JPH0740247B2 (ja) * 1989-06-20 1995-05-01 松下電器産業株式会社 キャッシュメモリ装置
JPH0711793B2 (ja) * 1989-07-13 1995-02-08 株式会社東芝 マイクロプロセッサ
US5077826A (en) * 1989-08-09 1991-12-31 International Business Machines Corporation Cache performance in an information handling system employing page searching
US5297270A (en) * 1989-11-13 1994-03-22 Zenith Data Systems Corporation Programmable cache memory which associates each section of main memory to be cached with a status bit which enables/disables the caching accessibility of the particular section, and with the capability of functioning with memory areas of varying size
EP0446534A3 (en) * 1990-03-16 1992-08-05 John Fluke Mfg. Co., Inc. Method of functionally testing cache tag rams in limited-access processor systems
US5261066A (en) * 1990-03-27 1993-11-09 Digital Equipment Corporation Data processing system and method with small fully-associative cache and prefetch buffers
JPH05108484A (ja) * 1990-06-07 1993-04-30 Intel Corp キヤツシユメモリ
US5732241A (en) * 1990-06-27 1998-03-24 Mos Electronics, Corp. Random access cache memory controller and system
US5276833A (en) * 1990-07-02 1994-01-04 Chips And Technologies, Inc. Data cache management system with test mode using index registers and CAS disable and posted write disable
US5835945A (en) * 1990-08-06 1998-11-10 Ncr Corporation Memory system with write buffer, prefetch and internal caches
JPH04128946A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd アドレス変換方式
US6275901B1 (en) * 1990-10-09 2001-08-14 Intel Corporation Computer system having a set associative cache memory with sequentially accessed on-chip address tag array and off-chip data array
US5412787A (en) * 1990-11-21 1995-05-02 Hewlett-Packard Company Two-level TLB having the second level TLB implemented in cache tag RAMs
JP2646854B2 (ja) * 1990-12-18 1997-08-27 三菱電機株式会社 マイクロプロセッサ
JP2703418B2 (ja) * 1991-04-24 1998-01-26 株式会社東芝 中央演算処理装置
EP0525308A1 (en) * 1991-07-31 1993-02-03 International Business Machines Corporation Memory map for processor cache macro
US6230233B1 (en) * 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
US5353424A (en) * 1991-11-19 1994-10-04 Digital Equipment Corporation Fast tag compare and bank select in set associative cache
US5634027A (en) * 1991-11-20 1997-05-27 Kabushiki Kaisha Toshiba Cache memory system for multiple processors with collectively arranged cache tag memories
US5414827A (en) * 1991-12-19 1995-05-09 Opti, Inc. Automatic cache flush
US5469555A (en) * 1991-12-19 1995-11-21 Opti, Inc. Adaptive write-back method and apparatus wherein the cache system operates in a combination of write-back and write-through modes for a cache-based microprocessor system
US5276878A (en) * 1992-10-07 1994-01-04 International Business Machines Corporation Method and system for task memory management in a multi-tasking data processing system
US5572235A (en) * 1992-11-02 1996-11-05 The 3Do Company Method and apparatus for processing image data
US5596693A (en) * 1992-11-02 1997-01-21 The 3Do Company Method for controlling a spryte rendering processor
US5481275A (en) 1992-11-02 1996-01-02 The 3Do Company Resolution enhancement for video display using multi-line interpolation
US5838389A (en) * 1992-11-02 1998-11-17 The 3Do Company Apparatus and method for updating a CLUT during horizontal blanking
GB2273856B (en) * 1992-12-22 1996-12-18 Advanced Risc Mach Ltd Pixel display palette
US5752073A (en) * 1993-01-06 1998-05-12 Cagent Technologies, Inc. Digital signal processor architecture
GB2275119B (en) * 1993-02-03 1997-05-14 Motorola Inc A cached processor
US5574923A (en) * 1993-05-10 1996-11-12 Intel Corporation Method and apparatus for performing bi-endian byte and short accesses in a single-endian microprocessor
EP0625746A1 (de) * 1993-05-19 1994-11-23 Siemens Nixdorf Informationssysteme Aktiengesellschaft Befehlsaufbereitungseinheit für Verarbeitungsprozessoren in Datenverarbeitungsanlagen
US5581734A (en) * 1993-08-02 1996-12-03 International Business Machines Corporation Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system bus capacity
US5726937A (en) * 1994-01-31 1998-03-10 Norand Corporation Flash memory system having memory cache
US5870599A (en) * 1994-03-01 1999-02-09 Intel Corporation Computer system employing streaming buffer for instruction preetching
US6129458A (en) * 1994-03-23 2000-10-10 At&T Global Information Solutions Company Cache optimization method
US5826052A (en) * 1994-04-29 1998-10-20 Advanced Micro Devices, Inc. Method and apparatus for concurrent access to multiple physical caches
US6687790B2 (en) * 1994-08-03 2004-02-03 Intel Corporation Single bank associative cache
US5636354A (en) * 1994-09-06 1997-06-03 Motorola Inc. Data processor with serially accessed set associative memory cache interface and method
WO1996012231A1 (en) 1994-10-14 1996-04-25 Silicon Graphics, Inc. A translation buffer for detecting and preventing conflicting virtual addresses from being stored therein
EP0803095A1 (en) 1994-10-14 1997-10-29 Silicon Graphics, Inc. Indexing and multiplexing of interleaved cache memory arrays
TW358907B (en) * 1994-11-22 1999-05-21 Monolithic System Tech Inc A computer system and a method of using a DRAM array as a next level cache memory
US6128700A (en) 1995-05-17 2000-10-03 Monolithic System Technology, Inc. System utilizing a DRAM array as a next level cache memory and method for operating same
US6295599B1 (en) * 1995-08-16 2001-09-25 Microunity Systems Engineering System and method for providing a wide operand architecture
US5953241A (en) * 1995-08-16 1999-09-14 Microunity Engeering Systems, Inc. Multiplier array processing system with enhanced utilization at lower precision for group multiply and sum instruction
US7483935B2 (en) * 1995-08-16 2009-01-27 Microunity Systems Engineering, Inc. System and method to implement a matrix multiply unit of a broadband processor
US7301541B2 (en) * 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US5742840A (en) * 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
US6643765B1 (en) * 1995-08-16 2003-11-04 Microunity Systems Engineering, Inc. Programmable processor with group floating point operations
US6065108A (en) * 1996-01-24 2000-05-16 Sun Microsystems Inc Non-quick instruction accelerator including instruction identifier and data set storage and method of implementing same
US5960453A (en) 1996-06-13 1999-09-28 Micron Technology, Inc. Word selection logic to implement an 80 or 96-bit cache SRAM
US6819325B2 (en) 2000-03-07 2004-11-16 Microsoft Corporation API communications for vertex and pixel shaders
US7159041B2 (en) * 2000-03-07 2007-01-02 Microsoft Corporation Method and system for defining and controlling algorithmic elements in a graphics display system
ATE293810T1 (de) * 2000-06-27 2005-05-15 Koninkl Philips Electronics Nv Integrierte schaltung mit flash
FR2818145B1 (fr) * 2000-12-18 2003-11-28 Oreal Compositions cosmetiques antisolaires a base d'un melange synergetique de filtres et utilisations
US6828975B2 (en) * 2001-03-01 2004-12-07 Microsoft Corporation Method and system for managing graphics objects in a graphics display system
US6812923B2 (en) 2001-03-01 2004-11-02 Microsoft Corporation Method and system for efficiently transferring data objects within a graphics display system
US7023431B2 (en) * 2001-03-01 2006-04-04 Microsoft Corporation Method and system for providing data to a graphics chip in a graphics display system
US6874150B2 (en) * 2001-03-01 2005-03-29 Microsoft Corporation Method and system for maintaining connections between surfaces and objects in a graphics display system
US6831635B2 (en) * 2001-03-01 2004-12-14 Microsoft Corporation Method and system for providing a unified API for both 2D and 3D graphics objects
US7310706B1 (en) 2001-06-01 2007-12-18 Mips Technologies, Inc. Random cache line refill
US7024414B2 (en) * 2001-08-06 2006-04-04 Sensage, Inc. Storage of row-column data
WO2003021423A2 (en) 2001-09-04 2003-03-13 Microunity Systems Engineering, Inc. System and method for performing multiplication
WO2004040586A1 (en) * 2002-10-28 2004-05-13 Sandisk Corporation Automated wear leveling in non-volatile storage systems
US20050182903A1 (en) * 2004-02-12 2005-08-18 Mips Technologies, Inc. Apparatus and method for preventing duplicate matching entries in a translation lookaside buffer
US7558939B2 (en) 2005-03-08 2009-07-07 Mips Technologies, Inc. Three-tiered translation lookaside buffer hierarchy in a multithreading microprocessor
EP1717708B1 (en) * 2005-04-29 2010-09-01 STMicroelectronics Srl An improved cache memory system
CN103399827B (zh) 2013-07-25 2015-11-25 华为技术有限公司 存储装置、执行访问操作的系统和方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4056845A (en) * 1975-04-25 1977-11-01 Data General Corporation Memory access technique
US4084230A (en) * 1976-11-29 1978-04-11 International Business Machines Corporation Hybrid semiconductor memory with on-chip associative page addressing, page replacement and control
US4400774A (en) * 1981-02-02 1983-08-23 Bell Telephone Laboratories, Incorporated Cache addressing arrangement in a computer system
US4532587A (en) * 1981-08-26 1985-07-30 Texas Instruments Incorporated Single chip processor connected to an external memory chip
EP0080844A1 (en) * 1981-11-25 1983-06-08 The Secretary of State for Defence in Her Britannic Majesty's Government of the United Kingdom of Great Britain and The preparation of adducts which may be used in the preparation of compound semiconductor materials
CH652912A5 (de) * 1982-02-23 1985-12-13 Sulzer Ag Den schaft einer in einen roehrenknochen einsetzbaren endoprothese zentrierende halterung.
US4493026A (en) * 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache
US4527232A (en) * 1982-07-02 1985-07-02 Sun Microsystems, Inc. High-speed memory and memory management system
JPS60122443A (ja) * 1983-12-05 1985-06-29 Mitsubishi Electric Corp 情報処理装置
US4587610A (en) * 1984-02-10 1986-05-06 Prime Computer, Inc. Address translation systems for high speed computer memories
US4646233A (en) * 1984-06-20 1987-02-24 Weatherford James R Physical cache unit for computer
US4794524A (en) * 1984-07-03 1988-12-27 Zilog, Inc. Pipelined single chip microprocessor having on-chip cache and on-chip memory management unit
JP2539357B2 (ja) * 1985-03-15 1996-10-02 株式会社日立製作所 デ−タ処理装置
US4821171A (en) * 1985-05-07 1989-04-11 Prime Computer, Inc. System of selective purging of address translation in computer memories
US4785398A (en) * 1985-12-19 1988-11-15 Honeywell Bull Inc. Virtual cache system using page level number generating CAM to access other memories for processing requests relating to a page
US4953073A (en) * 1986-02-06 1990-08-28 Mips Computer Systems, Inc. Cup chip having tag comparator and address translation unit on chip and connected to off-chip cache and main memories
US4811209A (en) * 1986-07-31 1989-03-07 Hewlett-Packard Company Cache memory with multiple valid bits for each data indication the validity within different contents
US4882673A (en) * 1987-10-02 1989-11-21 Advanced Micro Devices, Inc. Method and apparatus for testing an integrated circuit including a microprocessor and an instruction cache

Also Published As

Publication number Publication date
NO870415L (no) 1987-08-07
DE3687307D1 (de) 1993-01-28
US4953073A (en) 1990-08-28
JPS62184551A (ja) 1987-08-12
DK59487A (da) 1987-08-07
EP0231574A2 (en) 1987-08-12
DE3687307T2 (de) 1993-04-15
IE870309L (en) 1987-08-06
CA1273715A (en) 1990-09-04
ATE83567T1 (de) 1993-01-15
GR870204B (en) 1987-06-09
EP0231574A3 (en) 1989-06-07
NO870415D0 (no) 1987-02-03
IL81238A (en) 1990-09-17
US5113506A (en) 1992-05-12
IL81238A0 (en) 1987-08-31
ES2005092A6 (es) 1989-03-01
KR950012733B1 (ko) 1995-10-20
DK59487D0 (da) 1987-02-05
EP0231574B1 (en) 1992-12-16

Similar Documents

Publication Publication Date Title
KR870008253A (ko) 캐쉬 및 가상 메모리 편성 시스템
KR890008691A (ko) 데이타 프로세서 디바이스
KR920013132A (ko) 우선변환 참조 버퍼
ATE98032T1 (de) Digitaler lese-/schreibspeicher.
KR850006652A (ko) 프로세스와 메모리를 내장한 집적회로와 그것을 사용한 시스템
KR870011537A (ko) 어드레스 변환을 사용한 데이타 처리 시스템
KR860007597A (ko) 멀티 프로세서 시스템
KR860002187A (ko) 파형정형장치
KR960011686A (ko) 서로 분리되어 제공되는 데이타 버스와 명령어 페치 버스를 가지는 데이타 처리기
KR960024986A (ko) 정보 처리 장치
KR850700079A (ko) 내부 어드레스 맵퍼를 가진 마이크로 컴퓨터
KR870004369A (ko) 정보 처리 장치에 있어서의 기억 영역 구조
BR9806067A (pt) Dispositivo de barramento de dados e equipamento incluindo o mesmo.
KR890007171A (ko) 버스 마스터
KR910006984A (ko) 화상메모리
ES2038928B1 (es) Sistema de tratamiento de acceso en procesador de informacion.
KR970049677A (ko) 지에쓰티 통신 방식을 이용한 램 데이터 처리 시스템
JPS5475938A (en) Data processor of multiplex artificial memory system
KR910012951A (ko) 다중처리기 시스템에서의 데이터 전송 방법
KR860002050A (ko) Z- 80 Softcard의 6502/Z-80 Address Translation을 위한 회로
JPS5647980A (en) Address converter
KR880008331A (ko) 다이나믹 램
KR910012928A (ko) 컴퓨터의 메모리 확장 시스템
KR960011728A (ko) 메모리 액세스방법 및 장치
KR900010560A (ko) 콤퓨터 시스템의 등속 호출 기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061017

Year of fee payment: 12

EXPY Expiration of term