KR890007171A - 버스 마스터 - Google Patents

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KR890007171A
KR890007171A KR1019880012909A KR880012909A KR890007171A KR 890007171 A KR890007171 A KR 890007171A KR 1019880012909 A KR1019880012909 A KR 1019880012909A KR 880012909 A KR880012909 A KR 880012909A KR 890007171 A KR890007171 A KR 890007171A
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memory
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bus cycle
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KR1019880012909A
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KR960006498B1 (ko
Inventor
엘. 스케일즈 3세 헌터
씨. 모이어 윌리암
씨. 앤더슨 도날드
Original Assignee
빈센트 죠셉 로너
모토로라 인코포레이티드
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch

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Abstract

내용 없음

Description

버스 마스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 캐시 메모리와 함께 작용하는 버스 마스터를 가지는 데이타 처리 시스템의 블럭다이아그램.
제 2 도는 제 1 도에서 도시된 캐시 메모리의 라인의 포멧을 나타낸 도면.
제 3 도는 제 1 도에서 도시된 버스 마스터의 캐시 엔트리를 충만시키는 상태 장치의 블럭 다이아그램.

Claims (1)

  1. 요청된 오퍼랜드를 멤모리로부터 캐시 메모리라인의 엔트리로 버스를 통해 전송시키는데, 최초의 버스사이클 동안 메모리에 의해 제공된 상기 오퍼랜드 또는 그 일부가 상기 엔트리를 충만시키기에 불충분한 크기나 배열을 가지기도 하는 버스마스타에 있어서, 상기 버스마스터는 최초의 버스사이클 동안 메모리에 의해 제공된 오퍼랜드 또는 그 일부가 상기 앤트리를 충만시킬 수 있는가를 결정하고, 상기 오퍼랜드 부분이 상기 엔트리를 충만시키기에 불충분한 경우 엔트리를 충만시키는 신호를 공급하는 크기 결정 수단 및, 상기 메모리에서 부가적으로 인접한 오퍼랜드를 상기 엔트리를 충만시키기에 충분한 상기 요청된 오퍼랜드로 연속된 각각의 버스 사이클 동안 전송하고 엔트리 충만 신호에 응답하는 버스 사이클 제어수단을 구비하는 것을 특징으로 하는 버스 마스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880012909A 1987-10-05 1988-10-04 버스 마스터 KR960006498B1 (ko)

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JP2704419B2 (ja) 1998-01-26
KR960006498B1 (ko) 1996-05-16
US4914573A (en) 1990-04-03
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