KR890007171A - 버스 마스터 - Google Patents
버스 마스터 Download PDFInfo
- Publication number
- KR890007171A KR890007171A KR1019880012909A KR880012909A KR890007171A KR 890007171 A KR890007171 A KR 890007171A KR 1019880012909 A KR1019880012909 A KR 1019880012909A KR 880012909 A KR880012909 A KR 880012909A KR 890007171 A KR890007171 A KR 890007171A
- Authority
- KR
- South Korea
- Prior art keywords
- operand
- entry
- memory
- bus
- bus cycle
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 캐시 메모리와 함께 작용하는 버스 마스터를 가지는 데이타 처리 시스템의 블럭다이아그램.
제 2 도는 제 1 도에서 도시된 캐시 메모리의 라인의 포멧을 나타낸 도면.
제 3 도는 제 1 도에서 도시된 버스 마스터의 캐시 엔트리를 충만시키는 상태 장치의 블럭 다이아그램.
Claims (1)
- 요청된 오퍼랜드를 멤모리로부터 캐시 메모리라인의 엔트리로 버스를 통해 전송시키는데, 최초의 버스사이클 동안 메모리에 의해 제공된 상기 오퍼랜드 또는 그 일부가 상기 엔트리를 충만시키기에 불충분한 크기나 배열을 가지기도 하는 버스마스타에 있어서, 상기 버스마스터는 최초의 버스사이클 동안 메모리에 의해 제공된 오퍼랜드 또는 그 일부가 상기 앤트리를 충만시킬 수 있는가를 결정하고, 상기 오퍼랜드 부분이 상기 엔트리를 충만시키기에 불충분한 경우 엔트리를 충만시키는 신호를 공급하는 크기 결정 수단 및, 상기 메모리에서 부가적으로 인접한 오퍼랜드를 상기 엔트리를 충만시키기에 충분한 상기 요청된 오퍼랜드로 연속된 각각의 버스 사이클 동안 전송하고 엔트리 충만 신호에 응답하는 버스 사이클 제어수단을 구비하는 것을 특징으로 하는 버스 마스터.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US105,854 | 1987-10-05 | ||
US07/105,854 US4914573A (en) | 1987-10-05 | 1987-10-05 | Bus master which selectively attempts to fill complete entries in a cache line |
Publications (2)
Publication Number | Publication Date |
---|---|
KR890007171A true KR890007171A (ko) | 1989-06-19 |
KR960006498B1 KR960006498B1 (ko) | 1996-05-16 |
Family
ID=22308150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019880012909A KR960006498B1 (ko) | 1987-10-05 | 1988-10-04 | 버스 마스터 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4914573A (ko) |
JP (1) | JP2704419B2 (ko) |
KR (1) | KR960006498B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100518748B1 (ko) * | 1998-10-02 | 2005-11-25 | 볼보 컨스트럭션 이키프먼트 홀딩 스웨덴 에이비 | 중장비의 주행직진 유압회로 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2504206B2 (ja) * | 1989-07-27 | 1996-06-05 | 三菱電機株式会社 | バスコントロ―ラ |
JP3268644B2 (ja) * | 1990-07-27 | 2002-03-25 | キヤノン株式会社 | Dma制御装置 |
US5651136A (en) * | 1995-06-06 | 1997-07-22 | International Business Machines Corporation | System and method for increasing cache efficiency through optimized data allocation |
US5802572A (en) * | 1996-03-15 | 1998-09-01 | International Business Machines Corporation | Write-back cache having sub-line size coherency granularity and method for maintaining coherency within a write-back cache |
US7555603B1 (en) * | 1998-12-16 | 2009-06-30 | Intel Corporation | Transaction manager and cache for processing agent |
US6708258B1 (en) * | 2001-06-14 | 2004-03-16 | Cisco Technology, Inc. | Computer system for eliminating memory read-modify-write operations during packet transfers |
US20070050549A1 (en) * | 2005-08-31 | 2007-03-01 | Verdun Gary J | Method and system for managing cacheability of data blocks to improve processor power management |
US8667226B2 (en) | 2008-03-24 | 2014-03-04 | Freescale Semiconductor, Inc. | Selective interconnect transaction control for cache coherency maintenance |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4271466A (en) * | 1975-02-20 | 1981-06-02 | Panafacom Limited | Direct memory access control system with byte/word control of data bus |
US4276596A (en) * | 1979-01-02 | 1981-06-30 | Honeywell Information Systems Inc. | Short operand alignment and merge operation |
JPS5438724A (en) * | 1977-09-02 | 1979-03-23 | Hitachi Ltd | Display unit |
US4447878A (en) * | 1978-05-30 | 1984-05-08 | Intel Corporation | Apparatus and method for providing byte and word compatible information transfers |
US4315312A (en) * | 1979-12-19 | 1982-02-09 | Ncr Corporation | Cache memory having a variable data block size |
US4371928A (en) * | 1980-04-15 | 1983-02-01 | Honeywell Information Systems Inc. | Interface for controlling information transfers between main data processing systems units and a central subsystem |
JPS5779551A (en) * | 1980-11-06 | 1982-05-18 | Nec Corp | Information transfer device |
KR900007564B1 (ko) * | 1984-06-26 | 1990-10-15 | 모토로라 인코포레이티드 | 동적 버스를 갖는 데이터 처리기 |
JPS61214039A (ja) * | 1985-03-20 | 1986-09-22 | Hitachi Ltd | キヤツシユメモリ |
KR950006590B1 (ko) * | 1986-11-14 | 1995-06-19 | 가부시기가이샤 히다찌세이사꾸쇼 | 캐시 메모리를 갖는 마이크로 프로세서 |
JPS63174146A (ja) * | 1987-01-14 | 1988-07-18 | Mitsubishi Electric Corp | 記憶装置 |
-
1987
- 1987-10-05 US US07/105,854 patent/US4914573A/en not_active Expired - Lifetime
-
1988
- 1988-10-04 KR KR1019880012909A patent/KR960006498B1/ko not_active IP Right Cessation
- 1988-10-05 JP JP63252880A patent/JP2704419B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100518748B1 (ko) * | 1998-10-02 | 2005-11-25 | 볼보 컨스트럭션 이키프먼트 홀딩 스웨덴 에이비 | 중장비의 주행직진 유압회로 |
Also Published As
Publication number | Publication date |
---|---|
JP2704419B2 (ja) | 1998-01-26 |
KR960006498B1 (ko) | 1996-05-16 |
US4914573A (en) | 1990-04-03 |
JPH01199249A (ja) | 1989-08-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR890005740A (ko) | 선택적 개시 버스트를 구비한 버스 마스터 | |
ES2005092A6 (es) | Un ordenador equipado con una organizacion de memoria de ocultacion y memoria virtual para para almacenamiento de datos. | |
KR890008691A (ko) | 데이타 프로세서 디바이스 | |
KR850003008A (ko) | 데이타처리 시스템 아키텍처 | |
KR840006531A (ko) | 데이타처리 시스템에 있어서 합성 디스크립터를 제공하는 장치 및 방법 | |
KR970008191B1 (en) | Method for non-contiguous data transfer and host bridge and information handling system | |
KR890007171A (ko) | 버스 마스터 | |
KR880003252A (ko) | 마이크로 프로세서 | |
KR910005174A (ko) | 이중영역 기억장치 제어기 및 그 제어방법 | |
KR890005739A (ko) | 선택된 지연 버스트를 구비한 버스 마스터 | |
KR960024986A (ko) | 정보 처리 장치 | |
JPS57117059A (en) | Multiprocessor system | |
KR880009306A (ko) | 직접 메모리 엑세스 제어 장치 | |
KR900005303A (ko) | 데이타 처리 장치 | |
JPS5622160A (en) | Data processing system having additional processor | |
KR890015119A (ko) | 데이타 처리기 | |
JPS6431238A (en) | System for controlling store buffer | |
KR890009116A (ko) | 데이타통신 시스템 | |
JPS54145440A (en) | Memory control system | |
KR920008615A (ko) | 다중 프로세서 시스템의 다수의 서브 프로세서 제어방법 | |
KR910012951A (ko) | 다중처리기 시스템에서의 데이터 전송 방법 | |
JPS57162168A (en) | Memory access control system | |
KR910010933A (ko) | Pcm 데이타 전송을 위한 지연시간 보상 및 라인 드라이브 장치 | |
JPS5786180A (en) | Memory device having address converting mechanism | |
KR960016274A (ko) | Aal계층의 송신 인터페이스장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100429 Year of fee payment: 15 |
|
EXPY | Expiration of term |