JP3268644B2

JP3268644B2 - Ｄｍａ制御装置

Info

Publication number: JP3268644B2
Application number: JP19800890A
Authority: JP
Inventors: 義文岡本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-07-27
Filing date: 1990-07-27
Publication date: 2002-03-25
Anticipated expiration: 2017-03-25
Also published as: JPH0484352A; US5408635A

Description

【発明の詳細な説明】【産業上の利用分野】

本発明はメモリに記憶されている出力データを読出し
て出力装置に転送するDMA制御装置に関するものであ
る。

【従来の技術】

従来のレーザビームプリンタ等の印刷装置では、ホス
トコンピユータ等から送られてくるビツトマツプデータ
等の画像情報を受信し、一旦、内蔵しているランダムア
クセスメモリ（RAM）上にビツトイメージとして展開し
ている。こうして、例えば１ページ分のビツトイメージ
が内蔵メモリに展開されると、このビツトイメージデー
タを読出して、例えば記録紙等に印刷するように動作し
ている。このようなプリンタにおいて、メモリに展開さ
れたビツトイメージを読出して機構部に転送する時、そ
の印刷速度が低速であれば、その装置のCPU（中央演算
処理装置）のプログラム制御による転送速度で十分に間
に合う。しかし、高速プリンタの場合には、より高速で
のデータ転送が要求されるため、例えばDMA（ダイレク
トメモリアクセス）等を用いて、内蔵メモリより読出し
た印刷データを印刷機構部に転送して印刷を行つてい
る。

【発明が解決しようとする課題】

しかしながら上述の従来例において、例えばプリンタ
で処理されるデータの最小単位が４バイト（32ビツト）
であつても、１ラインの長さが４バイトの倍数になると
は限らない。例えば１ラインのデータ長が（４バイトの
整数倍＋１バイト）である場合は、１ラインの後端では
１バイト分の印刷データしか存在せず、残り３バイトに
は何もデータが記憶されないことになる。即ち、このよ
うな場合は、１ラインに３バイト分の空き領域が発生す
ることになる。一般に、このようなプリンタでは、例えば前述のよう
な場合は、１ラインのデータエリアとして最小データ単
位である４バイトの整数倍のエリアを確保している。従
つて、例え前述のように１ラインに印刷するデータ量が
４バイトの整数倍でないような場合であつても、１ライ
ンのデータ記憶領域が変更されることがない。従つて、
１ページのライン数が4000本からなる画像データを印刷
すると、１ページ分の画像データ当り、4000×３バイト
＝12Kバイトものメモリの空きエリアが存在することに
なる。これは、このような空きエリアを詰めた状態でメ
モリに印刷データを格納することは極めて難しく、その
ための処理に多くの時間を費やすためである。このた
め、前述したように、メモリに多くの使用されない領域
が生じることになる。本発明は上記従来例に鑑みてなされたもので、出力装
置の１ラインがDMAの転送単位の整数倍でない場合に、
出力データを詰めた状態で記憶したメモリからデータを
DMAにより読み出して、順次複数ライン出力するDMA制御
装置を提供することを目的とする。

【課題を解決するための手段】

上記目的を達成するために本発明のDMA制御装置は以
下のような構成を備える。即ち、メモリに詰めた状態で展開されたデータをDMAにより
所定ビット単位で読み出して、１ラインが前記所定ビッ
トの整数倍でない出力装置に順次複数ライン出力するDM
A制御装置であって、前記メモリより前記所定ビット単位でデータを読み出
して前記出力装置にDMA転送する転送手段と、前記出力装置における１ラインの先頭部分に対応する
前記所定ビットのデータ中の有効領域を設定する第１の
設定手段と、前記１ラインの最終部分に対応する前記所定ビットの
データ中の有効領域を設定する第２の設定手段と、前記１ラインに対応するデータの転送において、前記
先頭部分については、前記第１の設定手段により設定さ
れた有効領域を転送し、前記最終部分については、前記
第２の設定手段により設定された有効領域を転送するよ
うに前記転送手段を制御する転送制御手段と、前記１ラインの転送終了後に、前記第１及び第２の設
定手段による設定を更新するように制御する設定制御手
段と、前記転送手段による転送毎に、当該転送データが１ラ
インの最終部分か否かを判別するデータ判別手段と、該データ判別手段により最終部分でないと判別されれ
ば、前記転送手段による前記メモリからの読み出しアド
レスを更新する第１のアドレス制御手段と、前記データ判別手段により最終部分であると判別され
ると、当該最終部分について前記第２の設定手段により
設定された有効領域が全領域であるかを判断する有効領
域判断手段と、該有効領域判断手段により有効領域が全領域であると
判断されれば、前記転送手段による前記メモリからの読
み出しアドレスを更新し、有効領域が全領域でないと判
断されれば当該読み出しアドレスを維持する第２のアド
レス制御手段と、を有することを特徴とする。［作用］以上の構成において、DMAにより１ラインがDMA転送単
位の整数倍でない出力装置に順次複数ライン出力する際
に、転送データが１ラインの最終部分か否かを判別し、
最終部分でなければ読み出しアドレスを更新し、最終部
分であれば当該最終部分について設定された有効領域が
全領域であるかを判断し、有効領域が全領域であれば読
み出しアドレスを更新し、有効領域が全領域でなければ
読み出しアドレスを維持するように動作する。

【実施例】

以下、添付図面を参照して本発明の好適な実施例を詳
細に説明する。＜プリンタの説明（第１図、第２図）＞第２図は本実施例のビデオインタフエース回路を有す
るプリンタ全体の概略構成を示すブロツク図である。第２図において、100はプリンタ全体の制御を行なうC
PU（中央演算処理装置）であり、ROM（リードオンリメ
モリ）103に記憶されている制御プログラムに従つて各
種制御を実行している。102はデータメモリであるRAM
（ランダムアクセスメモリ）であり、CPU100のワークエ
リアとして使用され、ビツトマツプ展開されたイメージ
を格納するフレームバツフア107や、各種データを一時
的に保存するメモリ領域を有している。104は、例えば
文書情報などのデータを入力するデータ入力部で、例え
ばキーボードなどで構成されている。105はRAM102に展
開されたビツトイメージを読出し、ビデオ信号に変換し
て出力するビデオ・インターフエース部である。106は
ビデオ・インターフエース部から出力されるビデオ信号
を基に、記録紙などの記録媒体に記録するデータ出力部
である。第１図は本実施例のビデオ・インターフエース部105
の回路構成を示すブロツク図である。第１図において、１はCPU100からのデータバス、２は
アドレスバスであり、これらデータバス１とアドレスバ
ス２は共にRAM106に接続されている。３はDMA制御及び
ビデオ変換のタイミングを制御を行なうDMAタイミング
発生回路である。４はDMAアドレスカウンタで、DMAの実
行時、RAM106のフレームバツフア107をアクセスするた
めのアドレスをアドレスバス２に出力しており、その出
力11は出力イネーブル信号13がロウレベルのときに有効
となる。このDMAアドレスカウンタ４は、DMAタイミング
発生回路３から出力されるカウントクロツク14にて、カ
ウントアツプ又はカウントダウンされる。なお、このDM
Aアドレスカウンタ３の初期値はCPU100によりデータバ
ス１を通して設定され、１回のDMA転送により４バイト
のデータがフレームバツフア107よりパラレル−シリア
ル変換部５に転送されるものとする。８はDMAタイミング発生回路３よりCPU100にDMA許可を
要求するために出力されるHOLD信号、９はCPU100からの
DMA許可を示すHLDA信号である。10はRAM102を読出すた
めのリード信号で、DMA転送中、DMAタイミング発生回路
３より出力されている。５はパラレル−シリアル変換部
で、フレームバツフア107より読出されたデータバス１
の４バイトデータをDMAタイミング発生回路３から出力
されるラツチ信号15のタイミングで取込み、ビデオクロ
ツク信号19に同期して、その取込んだ４バイトデータを
32ビツトのシリアル信号21に変換して出力している。６はレフトマージンカウンタで、データ出力部106か
らの水平同期信号（BD信号）20が入力されるとビデオク
ロツク信号19の計数を開始し、前もつて設定してあるカ
ウント値に達すると、ビデオ転送要求信号17をDMAタイ
ミング発生回路３に出力する。従つて、このカウンタ６
に記録紙の左端から印刷を開始するまでのマージン量を
設定すると、このマージン量に相当するクロツク信号19
を計数した後、ビデオ転送要求信号17が出力され、DMA
タイミング発生回路３によりDMA転送が開始される。 23はアジヤストカウンタで、レフトマージンカウンタ
６から出力されるビデオ転送要求信号17を検出すると、
ビデオクロツク19の計数を開始し、前もつて設定されて
いるカウント値に達すると、レフトビデオ許可信号27を
出力する。即ち、このアジヤストカウンタ23に設定する
値を変更することにより、前述のレウトマージンカウン
タ６に設定されているレフトマージン位置より、実際に
印刷を開始する位置までの長さを、ビデオクロツク信号
19の数に基づいて制御することができる。 DMAタイミング発生回路３は、１ライン分のDMAデータ
転送を終了すると、１ライン転送終了信号25をライトマ
ージンカウンタ24に出力する。ライトマージンカウンタ
24は、この１ライン転送終了信号25を検出すると、ビデ
オクロツク19の計数を開始し、前もつて設定してあるカ
ウント値に達するとライトビデオ終了信号26をロウレベ
ルで出力する。これにより、DMA転送が終了した後、こ
のライトマージンカウンタ24に設定された数のビツトを
引続きビデオ信号18として出力して、印刷することがで
きる。なお、これらレフトマージンカウンタ６、アジヤスト
カウンタ23及びライトマージンカウンタ24の初期値は、
それぞれバス16を介してDMAタイミング発生回路３より
設定されるものとする。７はレフトビデオ許可信号27と、ライトビデオ終了信
号26及びシリアル信号21との間で論理積をとる３入力の
AND回路であり、その出力であるビデオ信号18はデータ
出力部106に供給されて、印刷される。第３図はデータ出力部106から入力される水平同期信
号（BD信号20）と、ビデオ信号18のタイミングを示した
図である。一般に、BD信号20は記録紙の端の手前のタイミングで
データ出力部106から出力される。従つて、例えばデー
タ出力部106のレーザ光が記録紙の有効印刷領域に達し
た時にビデオ信号18が出力されるように、レフトマージ
ンカウンタ６に、第３図の300で示す長さに応じた数値
がセツトされる。即ち、CPU100はRAM106のフレームバツフア107にビツ
トイメージを展開した後、データ出力部106に印字要求
を出力する。そして、DMAアドレスカウンタ４にフレー
ムバツフア107のビツトイメージの先頭アドレスを設定
する。これによりデータ出力部106では印刷動作の準備
を行い、記録紙の先端近傍にレーザ光が到達するとBD信
号20を出力し、ビデオ信号18を要求する。このとき、既
にレフトマージンカウンタ６には、BD位置より記録紙の
左端までの距離（300）に応じた時間値が設定されてい
るものとする。これにより、有効印刷領域の左端より適
正に印刷することができる。＜印刷タイミングの説明（第４図）＞第４図は有効印刷領域に達した後のビデオ信号18の出
力開始時のタイミングチヤートを示す図である。レフトマージンカウンタ６は、BD信号20を検出すると
ビデオクロツク信号19の計数を開始し、予め設定されて
いるカウント値に達するとビデオ転送要求信号17を出力
する（タイミングT2）。これにより、DMAタイミング発
生回路３はCPU100に対してDMA転送要求HOLD信号８を出
力する、これに応じてCPU100はDMAを許可するHLDA信号
９を出力する（タイミングT4）と、DMA転送が開始され
る。 DMAタイミング発生回路３はHLDA信号９を入力する
と、DMAアドレスカウンタ４の出力イネーブル信号13及
びRAM102のリード信号10を出力してRAM106のフレームバ
ツフア107をアクセスする（タイミングT5）。こうしてRAM102のフレームバツフア107よりデータ
（４バイト）が読出されると（タイミングT6）、DMAタ
イミング発生回路３はラツチ信号15を出力して、その読
出した４バイトデータをパラレル−シリアル変換部５に
取込む（タイミングT7）。アジヤストカウンタ23は、レフトマージンカウンタ６
より出力されるビデオ要求信号17を検出すると、ビデオ
クロツク信号19の計数を開始する。この時、第１ライン
目のデータを印刷する時には、DMAタイミング発生回路
３によりバス16を介して“0"が設定されている。このた
め、レフトビデオ許可信号27は真（ハイレベル）となつ
ている（タイミングT2）。またこの時は、ライトマージ
ンカウンタ24の計数が開始されていないため、ビデオ終
了信号26は偽（ハイレベル）となつている。こうして、ビデオクロツク信号19の次のクロツクの立
上り（タイミングT8）にて、パラレル・シリアル変換部
５に取込まれたデータがシリアル信号21に変換されてビ
ツト単位で出力される。このシリアルビツト信号21はAN
D回路７に入力される。この時、レフトビデオ許可信号2
7は真（ハイレベル）、ライトビデオ終了信号26は偽
（ハイレベル）となつているため、AND回路７の出力で
あるビデオ信号18がデータ出力部106に出力される。こうして、１データ単位である32ビツトのシリアル信
号21の出力が終了すると、DMAタイミング発生回路３はD
MAアドレスカウンタ４に対してカウンタクロツク14を出
力し、DMAアドレスカウンタの値を＋１する。これによ
り、フレームバツフア107の次のアドレスがアクセスさ
れることになる。このような動作を１ライン分繰返し実行し、１ライン
の最終位置で４バイトデータを印刷する時のタイミング
を第５図に示す。フレームバツフア107における１ラインの最終アドレ
スをアクセスすると、DMAタイミング発生回路３は、１
ライン転送終了信号25を出力する（タイミングT10）。
ライトマージンカウンタ24はこれを入力すると、ビデオ
クロツク信号19の計数を開始する。なお、ライトマージ
ンカウンタ24にはバス16を介して、例えば“8"が設定さ
れているものとする。こうして、ライトマージンカウンタ24はビデオクロツ
ク信号19を８パルスカウントするとライトビデオ終了信
号26を真（ロウレベル）にする（タイミングT11）。こ
れにより、AND回路７の出力はロウレベルになり、ビデ
オ信号18が出力されなくなる。このように、ライトマー
ジンカウンタ24に設定される数は、最終の４バイトデー
タ（32ビツト）の内、何ビツトのビデオ信号が、そのラ
インの印刷データとして出力されるかを示している。＜動作説明（第６図、第７図）＞第６図は本実施例のプリンタで印刷される４ラインの
各ラインの最初と最終のデータの構成を示した図で、こ
こで１ラインで印刷されるデータ量は、（４バイトの整
数倍＋１バイト）の場合で説明している。第６図において、601は第１ラインの先頭データを示
し、602は第１ラインの最終データを示している。そし
て、この最終データ602の最初の１バイトデータ603のみ
が第１ラインで印刷され、残りの３バイトデータ604は
第２のラインの先頭で印刷される。以下同様にして、第
２のラインの最終データ605の最初の２バイト608は第２
のラインで印刷され、最終データ605の残りの２バイト6
09は第３のラインの先頭で印刷される。そして第３ライ
ンの最終データ606の先頭から３バイト（24ビツト）が
第３ラインで印刷され、残りの１バイトが第４ラインの
先頭で印刷される。こうして第４ライン目で、最終のデ
ータ607が全て第４ラインで印刷されることになる。この場合、第１ラインのDMA転送開始時には、アジヤ
ストカウンタ23には、“0"が、ライトマージンカウンタ
24には“8"がセツトされている。これにより、先頭デー
タ601の先頭の１バイトデータよりビデオ信号18に変換
され（アジヤストカウンタ23の値が“0"であるため）、
最終データ602の先頭の１バイト（８ビツト）603のみが
第１ラインで印刷される（ライトマージンカウンタ24が
“8"であるため）ことになる。そして、第１ラインで最
終データ602のアクセスが終了すると、DMAタイミング発
生回路３はカウンタクロツク14を出力しないため、DMA
アドレスカウンタ４の値はそのままとなる。つまり第１
ラインの最終データアドレスと第２ラインの先頭のDMA
転送アドレスは同一となる。これにより、第１ラインの
最終データ602と第２ラインの先頭データとが等しくな
る。そして、第１ラインのDMA転送が終了すると、DMAタイ
ミング発生回路３はバス16を介してアジヤストカウンタ
23に“8"を、ライトマージンカウンタ24に“16"を設定
する。これにより、第２ラインでは、先頭データ602の
先頭より８ビツト目以降が第２ラインデータとしてビデ
オ信号18として出力され、第２ラインの最終データ605
の先頭の２バイト（16ビツト）608が第２ラインのビデ
オ信号18として出力される。即ち、第２ライン目のBD信号20を検出すると、第１ラ
イン目と同様にして、レフトマージンカウンタ６はビデ
オ信号19をカウントし、所定値（これは前述した距離30
0に基づく値）を計数した後、DMAタイミング発生回路３
にビデオ転送要求信号17を出力する。これにより、先頭
データ602がDMAによりパラレル・シリアル変換部５に取
込まれ、次のビデオクロツク19にてシリアル信号21とし
て出力される。この時、アジヤストカウンタ23には“8"
がセツトされていて、そのレフトビデオ許可信号27は偽
（ロウレベル）であるため、ビデオ信号18は８ビツト分
のビデオクロツク信号19を計数するまで出力されない。
そして、このアジヤストカウンタ23がビデオクロツク19
を“8"計数すると、レフトビデオ許可信号27は真（ハイ
レベル）となり、ビデオ信号18は出力される。このよう
にして、第２ラインでは、先頭データ602の８ビツト以
降からビデオ信号18として出力されることになる。このように、アジヤストカウンタ23とライトマージン
カウンタ24のそれぞれにセツトされる値は、４ライン毎
に第１ラインではそれぞれ“0"“8"に、第２ラインでは
“8"“16"に、第３ラインでは“16",“24"に、第４ライ
ンではそれぞれ“24",“32"することにより、第６図に
示すようなデータの読出しと、ビデオ信号への変換が可
能になる。又、第４ライン目では、最終位置のデータに
は次の第５ライン目の先頭のデータは含まれないので、
DMAタイミング発生回路３はカウンタクロツク14を出力
してDMAアドレスカウンタ４を１増加する。つまり、３
ラインおきに最終位置においてはDMAアドレスカウンタ
を１増加することで、最終データが奇数バイトで構成さ
れていても、最小データ単位を４バイトにしてDMAでア
クセスすることができる。第７図は実施例のビデオインターフエース回路におけ
るDMAタイミング発生回路３の動作を示すフローチヤー
トである。この処理は、前述した第６図に示す処理行う
場合を示しており、CPU100にDMA要求信号（HOLD）８を
出力した後に開始される。まず、ステツプS1で計数ｎを“0"にリセツトする。こ
のｎは、DMAタイミング発生回路３のRAM（図示せず）に
セツトされる。次にステツプS2で、前述したようにして
レフトマージンカウンタ６に所定値をセツトし、ステツ
プS3でアジヤストカウンタ23にｎの値（最初は“0"）
を、ステツプS4でライトマージンカウンタ24に（ｎ＋8:
最初は“8"）をセツトする。こうして各カウンタへの初期値の設定が終了するとス
テツプS5に進み、CPU100より応答信号９（HLDA）が返送
されたかを調べ、HLDA信号９を入力するとステツプS6
で、レフトマージンカウンタ６よりDMA転送要求信号17
が入力されるのを待つ。これによりフレームバツフア107よりのDMA転送が開始
され、ステツプS7で４バイトデータをフレームバツフア
107より読出す。次にステツプS8でラツチ信号15を出力
して、パラレル−シリアル変換部５にその４バイトデー
タをラツチする。次にステツプS9に進み、CPU100から予
め指示されているDMA転送数を基に、１ラインの最終デ
ータがDMA転送されたかをみる。１ラインの最終データ
でないときはステツプS13に進み、カウンタクロツク14
を出力してDMAアドレスカウンタ４の値を＋１する。こ
れにより、次のステツプS7よりのDNA転送により、フレ
ームバツフア107の次のアドレスが読出される。ステツプS9で１ラインの最終データの読出しであると
認識されるとステツプS10に進み、計数ｎの値を＋８
し、ステツプS11で、このｎの値が24以上でなければ、
即ち、４ラインの印刷が終了していなければステツプS2
に戻り、前述と同様の処理を実行する。一方、ステツプ
S11で４ラインの印刷が終了したときはステツプS12に進
み、クロツク信号14を出力してDMAアドレスカウンタ４
の値を＋１してステツプS1に戻り、次のDMA転送を行
う。なお、前述の実施例では、１ラインの印刷データ量を
奇数バイト構成として説明したが、１ラインのデータ量
が２バイトの倍数（４バイトではない）の場合でも可能
なことは言うまでもない。その時はアジヤストカウンタ
23とライトマージンカウンタ24の値をそれぞれ１回目は
“0"“16"に、２回目は“16"“0"に設定すればよく、ま
た先頭位置におけるDMA転送アドレスは１ラインおきに
最終位置のアドレスを＋１したアドレスとすれば良い。
即ち、１ライン毎に１ラインの印刷データの出力終了時
に、クロツク信号14によりDMAアドレスカウンタ４を＋
１すればよい。また、この実施例では、印刷データの最小データ単位
を４バイトとしたが、本発明はこれに限定されるもので
なく、他のバイト数であつてもよいことはもちろんであ
る。以上説明したように本実施例によれば、カウンタによ
りビデオデータを送出するタイミングをライン単位に変
更し、またDMA転送アドレスを、ライン単位で制御する
ようにしたことにより、DMA転送におけるデータ幅と１
ラインのデータ構成とが一致しないときでも、メモリよ
りデータを読出してDMA転送できる。これにより、メモ
リに印刷データを詰めて記憶することができるので、メ
モリ容量を節約できる効果がある。なお、この実施例では、メモリに記憶されている印刷
データをプリンタに出力する場合で説明したが、本発明
はこれに限定されるものでなく、例えば表示装置や通信
装置等に出力する場合にも適用できることはもちろんで
ある。

【発明の効果】

以上説明したように本発明によれば、出力装置の１ラ
インがDMAの転送単位の整数倍でない場合に、出力デー
タを詰めた状態で記憶したメモリからデータをDMAによ
り読み出して、順次複数ライン出力できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例であるプリンタのビデオイン
ターフエース部の回路構成を示すブロツク図、第２図は第１図の本実施例のプリンタ全体の概略構成を
示すブロツク図、第３図は実施例のプリンタにおけるデータ出力部よりの
水平同期信号とビデオ信号のタイミングを示す図、第４図は実施例のビデオインターフエース部におけるビ
デオ信号を出力する時のタイミング例を示すタイミング
チヤート、第５図は実施例のビデオインターフエース部における１
ラインの最終のアドレスをアクセスした時のタイミング
例を示すタイミングチヤート、第６図は実施例のプリンタの各ラインにおいて印刷され
るバイトデータと印刷されないバイトデータを示す図、
そして第７図は実施例のビデオインターフエース部のDMAタイ
ミング発生回路におけるDMA転送処理を示すフローチヤ
ートである。図中、１……データバス、２……アドレスバス、３……
DMAタイミング発生回路、４……DMAアドレスカウンタ、
５……パラレル・シリアル変換部、６……レストマージ
ンカウンタ、７……AND回路、17……ビデオ転送要求信
号、18……ビデオ信号、19……ビデオクロツク信号、20
……BD信号、23……アジヤストカウンタ、21……シリア
ル信号、24……ライトマージンカウンタ、25……１ライ
ン転送終了信号、26……ライトビデオ終了信号、27……
レフトビデオ許可信号、100……CPU、102……RAM、103
……ROM、104……データ入力部、105……ビデオインタ
ーフエース部、106……データ出力部である。

Claims

(57)【特許請求の範囲】

【請求項１】メモリに詰めた状態で展開されたデータを
DMAにより所定ビット単位で読み出して、１ラインが前
記所定ビットの整数倍でない出力装置に順次複数ライン
出力するDMA制御装置であって、前記メモリより前記所定ビット単位でデータを読み出し
て前記出力装置にDMA転送する転送手段と、前記出力装置における１ラインの先頭部分に対応する前
記所定ビットのデータ中の有効領域を設定する第１の設
定手段と、前記１ラインの最終部分に対応する前記所定ビットのデ
ータ中の有効領域を設定する第２の設定手段と、前記１ラインに対応するデータの転送において、前記先
頭部分については、前記第１の設定手段により設定され
た有効領域を転送し、前記最終部分については、前記第
２の設定手段により設定された有効領域を転送するよう
に前記転送手段を制御する転送制御手段と、前記１ラインの転送終了後に、前記第１及び第２の設定
手段による設定を更新するように制御する設定制御手段
と、前記転送手段による転送毎に、当該転送データが１ライ
ンの最終部分か否かを判別するデータ判別手段と、該データ判別手段により最終部分でないと判別されれ
ば、前記転送手段による前記メモリからの読み出しアド
レスを更新する第１のアドレス制御手段と、前記データ判別手段により最終部分であると判別される
と、当該最終部分について前記第２の設定手段により設
定された有効領域が全領域であるかを判断する有効領域
判断手段と、該有効領域判断手段により有効領域が全領域であると判
断されれば、前記転送手段による前記メモリからの読み
出しアドレスを更新し、有効領域が全領域でないと判断
されれば当該読み出しアドレスを維持する第２のアドレ
ス制御手段と、を有することを特徴とするDMA制御装
置。
【請求項２】前記第１及び第２の設定手段は、前記所定
ビットのデータ中の有効領域をビット数で設定すること
を特徴とする請求項１に記載のDMA制御装置。