JPH0484352A

JPH0484352A - Ｄｍａ制御装置

Info

Publication number: JPH0484352A
Application number: JP2198008A
Authority: JP
Inventors: Yoshibumi Okamoto; 義文岡本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-07-27
Filing date: 1990-07-27
Publication date: 1992-03-17
Anticipated expiration: 2017-03-25
Also published as: US5408635A; JP3268644B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明はメモリに記憶されている出力データを読出して
８カ装置に転送するＤＭＡ制御装置に関するものである
。

【従来の技術】

従来のレーザビームプリンタ等の印刷装置では、ホスト
コンピュータ等から送られてくるビットマツプデータ等
の画像情報を受信し、−旦、内蔵しているランダムアク
セスメモリ（ＲＡＭ）上にビットイメージとして展開し
ている。こうして、例えば１ペ一ジ分のビットイメージ
が内蔵メモリに展開されると、このビットイメージデー
タを読出して、例えば記録紙等に印刷するように動作し
ている。このようなプリンタにおいて、メモリに展開さ
れたビットイメージを読出して機構部に転送する時、そ
の印刷速度が低速であれば、その装置のＣＰＵ　（中央
演算処理装置）のプログラム制御による転送速度で十分
に間に合う。しかし、高速プリンタの場合には、より高
速でのデータ転送が要求されるため１例えばＤＭＡ　（
ダイレクトメモリアクセス）等を用いて、内蔵メモリよ
り読出した印刷データを印刷機構部に転送して印刷を行
っている。

【発明が解決しようとする課題】

しかしながら上述の従来例において、例えばプリンタで
処理されるデータの最小単位が４バイト（３２ビツト）
であっても、ｌラインの長さが４バイトの倍数になると
は限らない。例えば１ラインのデータ長が（４バイトの
整数倍＋１バイト）である場合は、１ラインの後端では
１バイト分の印刷データしか存在せず、残り３バイトに
は何もデータが記憶されないことになる。即ち、このよ
うな場合は、ｌラインに３バイト分の空き領域が発生す
ることになる。一般に、このようなプリンタでは、例えば前述のような
場合は、１ラインのデータエリアとして最小データ単位
である４バイトの整数倍のエリアを確保している。従っ
て、例え前述のように１ラインに印刷するデータ量が４
バイトの整数倍でないような場合であっても、１ライン
のデータ記憶領域が変更されることがない。従って、１
ページのライン数が４０００本からなる画像データを印
刷すると、１ペ一ジ分の画像データ当り、４０００Ｘ３
バイト＝１２にバイトものメモリの空きエリアが存在す
ることになる。これは、このような空きエリアを詰めた
状態でメモリに印刷データを格納することは極めて難し
く、そのための処理に多くの時間を費やすためである。このため、前述したように、メモリに多（の使用されな
い領域が生じることになる。本発明は上記従来例に鑑みてなされたもので、メモリに
出力データを詰めた状態で記憶し、各ラインのデータを
順次ＤＭＡにより読出して出力することができるＤＭＡ
制御装置を提供することを目的とする。

【課題を解決するための手段］上記目的を達成するために本発明のＤＭＡ制御装置は以
下の様な構成からなる。即ち、メモリに展開されたデー
タをＤＭＡにより読出して出力装置に出力するＤＭＡ制
御装置であって、前記出力装置における１ラインの先頭
データに対応するメモリの先頭アドレスの有効データ領
域を指示する第１の指示手段と、前記１ラインの最終デ
ータに対応する最終アドレスの有効データ領域を指示す
る第２の指示手段と、前記第１の指示手段により指示さ
れた有効データ領域より前記第２の指示手段により指示
された有効データ領域までのデータを前記メモリより前
記出力装置にＤＭＡ転送するＤＭＡ手段と、前記第２の
指示手段により指示された有効データ領域が前記最終デ
ータの全データ領域でないときは、次のラインのデータ
転送開始時に、前記ＤＭＡ手段によるアクセスするアド
レスを前ラインの最終アドレスと同じにするように制御
する制御手段とを有する。【作用】以上の構成において、出力装置における１ラインの先頭
データに対応するメモリの先頭アドレスの有効データ領
域と、そのｌラインの最終データに対応する最終アドレ
スの有効データ領域が指示されると、これら指示された
先頭アドレスのデータの有効データ領域より、その１ラ
インの最終アドレスの有効データ領域までのデータをメ
モリより出力装置にＤＭＡ転送する。そして、最終アド
レスの有効データ領域が最終データの全データ領域でな
いときは、次のラインのデータ転送開始時に、ＤＭＡ手
段によるアクセスするアドレスを前ラインの最終アドレ
スと同じにして、次にラインの先頭データを読出す。

【実施例】

以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。〈プリンタの説明　（第１図、第２図）〉第２図は本実
施例のビデオインタフェース回路を有するプリンタ全体
の概略構成を示すブロック図である。第２図において、１００はプリンタ全体の制御を行なう
ＣＰＵ　（中央演算処理装置）であり、ＲＯＭ（リード
オンリメモリ）１０３に記憶されている制御プログラム
に従って各種制御を実行している。１０２はデータメモ
リであるＲＡＭ　（ランダムアクセスメモリ）であり、
ＣＰＵ１００のワークエリアとして使用され、ビットマ
ツプ展開されたイメージを格納するフレームバッファ１
０７や、各種データを一時的に保存するメモリ領域を有
している。１０４は、例えば文書情報などのデータを入
力するデータ入力部で、例えばキーボードなどで構成さ
れている。１０５はＲＡＭＩＯ２に展開されたビットイ
メージを読出し、ビデオ信号に変換して出力するビデオ
・インターフェース部である。１０６はビデオ・インタ
ーフェース部から出力されるビデオ信号を基に、記録紙
などの記録媒体に記録するデータ出力部である。第１図は本実施例のビデオ・インターフェース部１０５
の回路構成を示すブロック図である。第１図において、１はＣＰＵ１００からのデータバス、
２はアドレスバスであり、これらデータバス１とアドレ
スバス２は共にＲＡＭ１０６に接続されている。３はＤ
ＭＡ制御及びビデオ変換のタイミングを制御を行なうＤ
ＭＡタイミング発生回路である。４はＤＭＡアドレスカ
ウンタで、ＤＭＡの実行時、ＲＡＭ１０６のフレームバ
ッファ１０７をアクセスするためのアドレスをアドレス
バス２に出力しており、その出力１１は出力イネーブル
信号１３がロウレベルのときに有効となる。このＤＭＡ
アドレスカウンタ４は、ＤＭＡタイミング発生回路３か
ら出力されるカウントクロック１４にて、カウントアツ
プ又はカウントダウンされる。なお、このＤＭＡアドレ
スカウンタ３の初期値はＣＰＵ１００によりデータバス
１を通して設定され、１回のＤＭＡ転送により４バイト
のデータがフレームバッファ１０７よりパラレル−シリ
アル変換部５に転送されるものとする。８はＤＭＡタイミング発生回路３よりｃｐｕｉＯＯにＤ
ＭＡ許可を要求するために出力されるＨＯＬＤ信号、９
はＣＰＵ１００からのＤＭＡ許可を示すＨＬＤＡ信号で
ある。１０はＲＡＭ１０２を読出すためのリード信号で
、ＤＭＡ転送中、ＤＭＡタイミング発生回路３より出力
されている。５はパラレル−シリアル変換部で、フレームバッファ１
０７より読出されたデータバス１の４バイトデータをＤ
ＭＡタイミング発生回路３から出力されるラッチ信号１
５のタイミングで取込み、ビデオクロック信号１９に同
期して、その取込んだ４バイトデータを３２ビツトのシ
リアル信号２１に変換して出力している。６はレフトマージンカウンタで、データ出力部１０６か
らの水平同期信号（ＢＤ倍信号２０が入力されるとビデ
オクロック信号１９の計数を開始し、前もって設定しで
あるカウント値に達すると、ビデオ転送要求信号１７を
ＤＭＡタイミング発生回路３に出力する。従って、この
カウンタ６に記録紙の左端から印刷を開始するまでのマ
ージン量を設定すると、このマージン量に相当するクロ
ック信号１９を計数した後、ビデオ転送要求信号１７が
出力され、ＤＭＡタイミング発生回路３によりＤＭＡ転
送が開始される。２３はアジャストカウンタで、レフトマージンカウンタ
６から出力されるビデオ転送要求信号１７を検出すると
、ビデオクロック１９の計数な開始し、前もって設定さ
れているカウント値に達すると、レフトビデオ許可信号
２７を出力する。即ち、このアジャストカウンタ２３に
設定する値を変更することにより、前述のレフトマージ
ンカウンタ６に設定されているレフトマージン位置より
、実際に印刷を開始する位置までの長さを、ビデオクロ
ック信号１９の数に基づいて制御することができる。ＤＭＡタイミング発生回路３は、ｌライ２分のＤＭＡデ
ータ転送を終了すると、ｌライン転送終了信号２５をラ
イトマージンカウンタ２４に出力する。ライトマージン
カウンタ２４は、この１ライン転送終了信号２５を検出
すると、ビデオクロック１９の計数を開始し、前もって
設定しであるカウント値に達するとライトビデオ終了信
号２６をロウレベルで出力する。これにより、ＤＭＡ転
送が終了した後、このライトマージンカウンタ２４に設
定された数のビットを引続きビデオ信号１８として出力
して、印刷することができる。なお、これらレフトマージンカウンタ６、アジャストカ
ウンタ２３及びライトマージンカウンタ２４の初期値は
、それぞれバス１６を介してＤＭＡタイミング発生回路
３より設定されるものとする。７はレフトビデオ許可信号２７と、ライトビデオ終了信
号２６及びシリアル信号２１との間で論理積をとる３人
力のＡＮＤ回路であり、その出力であるビデオ信号１８
はデータ出力部１０６に供給されて、印刷される。第３図はデータ出力部１０６から入力される水平同期信
号（ＢＤ信号２０）と、ビデオ信号１８のタイミングを
示した図である。一般に、ＢＤ信号２０は記録紙の端の手前のタイミング
でデータ出力部１０６からｓカされる。従って、例えばデータ出力部１０６のレーザ光が記録紙
の有効印刷領域に達した時にビデオ信号１８が出力され
るように、レフトマージンカウンタ６に、第３図の３０
０で示す長さに応じた数値がセットされる。即ち、ＣＰＵ１００はＲＡＭ１０６のフレームバッファ
１０７にビットイメージを展開した後、データ出力部１
０６に印字要求を出力する。そして、ＤＭＡアドレスカ
ウンタ４にフレームバッファ１０７のビットイメージの
先頭アドレスを設定する。これによりデータ出力部１０
６では印刷動作の準備を行い、記録紙の先端近傍にレー
ザ光が到達するとＢＤ信号２０を出力し、ビデオ信号１
８を要求する。このとき、既にレフトマージンカウンタ
６には、ＢＤ位置より記録紙の左端までの距離（３００
）に応じた時間値が設定されているものとする。これに
より、有効印刷領域の左端より適正に印刷することがで
きる。く印刷タイミングの説明　（第４図）〉第４図は有効印
刷領域に達した後のビデオ信号１８の出力開始時のタイ
ミングチャートを示す図である。レフトマージンカウンタ６は、ＢＤ信号２０を検出する
とビデオクロツタ信号１９の計数を開始し、予め設定さ
れているカウント値に達するとビデオ転送要求信号１７
を出力する（タイミングＴ２）。これにより、ＤＭＡタ
イミング発生回路３はＣＰＵ１００に対してＤＭＡ転送
要求ＨＯＬＤ信号８を出力する。これに応じてＣＰＵ１
００はＤＭＡを許可するＨＬＤＡ信号９を出力する（タ
イミングＴ４）と、ＤＭＡ転送が開始される。ＤＭＡタイミング発生回路３はＨＬＤＡ信号９を入力す
ると、ＤＭＡアドレスカウンタ４の８力イネーブル信号
１３及びＲＡＭ１０２のリード信号１０を出力してＲＡ
Ｍ１０６のフレームバッファ１０７をアクセスする（タ
イミングＴ５）。こうしてＲＡＭ１０２のフレームバッファ１０７よりデ
ータ（４バイト）が読出されると（タイミングＴ６）　
、ＤＭＡタイミング発生回路３はラッチ信号１５を出力
して、その読出した４バイトデータをパラレル−シリア
ル変換部５に取込む（タイミングＴ７）。アジャストカウンタ２３は、レフトマージンカウンタ６
より出力されるビデオ要求信号１７を検出すると、ビデ
オクロック信号１９の計数を開始する。この時、第１ラ
イン目のデータを印刷する時には、ＤＭＡタイミング発
生回路３によりバス１６を介して“０”が設定されてい
る。このため、レフトビデオ許可信号２７は真（ハイレ
ベル）となっている（タイミングＴ２）。またこの時は
、ライトマージンカウンタ２４の計数が開始されていな
いため、ビデオ終了信号２６は偽（ハイレベル）となっ
ている。こうして、ビデオクロック信号１９の次のクロックの立
上り（タイミングＴ８）にて、パラレル・シリアル変換
部５に取込まれたデータがシリアル信号２１に変換され
てビット単位で出力される。このシリアルビット信号２
１はＡＮＤ回路７に入力される。この時、レフトビデオ
許可信号２７は真（ハイレベル）、ライトビデオ終了信
号２６は偽（ハイレベル）となっているため、ＡＮＤ回
路７の出力であるビデオ信号１８がデータ出力部１０６
に出力される。こうして、１デ一タ単位である３２ビツトのシリアル信
号２１の出力が終了すると、ＤＭＡタイミング発生回路
３はＤＭＡアドレスカウンタ４に対してカウンタクロッ
ク１４を出力し、ＤＭＡアドレスカウンタの値を＋１す
る。これにより、フレームバッファ１０７の次のアドレ
スがアクセスされることになる。このような動作を１ライン分繰返し実行し、１ラインの
最終位置で４バイトデータを印刷する時のタイミングを
第５図に示す。フレームバッファ１０７における１ラインの最終アドレ
スをアクセスすると、ＤＭＡタイミング発生回路３は、
ｌライン転送終了信号２５を出力する（タイミングＴ１
０）。ライトマージンカウンタ２４はこれを入力すると
、ビデオクロック信号１９の計数を開始する。なお、ラ
イトマージンカウンタ２４にはバス１６を介して、例え
ば°８”が設定されているものとする。こうして、ライトマージンカウンタ２４はビデオクロッ
ク信号１９を８パルスカウントするとライトビデオ終了
信号２６を真（ロウレベル）にする（タイミングＴ１１
）。これにより、ＡＮＤ回路７の出力はロウレベルにな
り、ビデオ信号１８が出力されなくなる。このように、
ライトマージンカウンタ２４に設定される数は、最終の
４バイトデータ（３２ビツト）の内、何ビットのビデオ
信号が、そのラインの印刷データとして出力されるかを
示している。く動作説明　（第６図、第７図）〉第６図は本実施例のプリンタで印刷される４ラインの各
ラインの最初と最終のデータの構成を示した図で、ここ
で１ラインで印刷されるデータ量は、（４バイトの整数
倍＋１バイト）の場合で説明している。第６図において、６０１は第１ラインの先頭データを示
し、６０２は第１ラインの最終データを示している。そ
して、この最終データ６０２の最初の１バイトデータ６
０３のみが第１ラインで印刷１され、残りの３バイトデ
ータ６０４は第２のラインの先頭で印刷される。以下同
様にして、第２のラインの最終データ６０５の最初の２
バイト６０８は第２のラインで印刷され、最終データ６
０５の残りの２バイト６０９は第３のラインの先頭で印
刷される。そして第３ラインの最終データ６０６の先頭
から３バイト（２４ビツト）が第３ラインで印刷され、
残りの１バイトが第４ラインの先頭で印刷される。こう
して第４ライン目で、最終のデータ６０７が全て第４ラ
インで印刷されることになる。この場合、第１ラインのＤＭＡ転送開始時には、アジャ
ストカウンタ２３には“０”が、ライトマージンカウン
タ２４には“８”がセットされている。これにより、先
頭データ６０１の先頭の１バイトデータよりビデオ信号
１８に変換され（アジャストカウンタ２３の値が“０”
であるため）、最終データ６０２の先頭の１バイト（８
ビツト）６０３のみが第１ラインで印刷される（ライト
マージンカウンタ２４が“８”であるため）ことになる
。そして、第１ラインで最終データ６０２のアクセスが
終了すると、ＤＭＡタイミング発生回路３はカウンタク
ロック１４を出力しないため、ＤＭＡアドレスカウンタ
４の値はそのままとなる。つまり第１ラインの最終デー
タアドレスと第２ラインの先頭のＤＭＡ転送アドレスは
同一となる。これにより、第１ラインの最終データ６０
２と第２ラインの先頭データとが等しくなる。そして、第１ラインのＤＭＡ転送が終了すると、ＤＭＡ
タイミング発生回路３はバス１６を介してアジャストカ
ウンタ２３に“８”を、ライトマージンカウンタ２４に
“１６”を設定する。これにより、第２ラインでは、先
頭データ６０２の先頭より８ビツト目以降が第２ライン
データとしてビデオ信号１８として出力され、第２ライ
ンの最終データ６０５の先頭の２バイト（１６ビツト）
６０８が第２ラインのビデオ信号１８として出力される
。即ち、第２ライン目のＢＤ信号２０を検出すると、第１
ライン目と同様にして、レフトマージンカウンタ６はビ
デオ信号１９をカウントし、所定値（これは前述した距
離３００に基づく値）を計数した後、ＤＭＡタイミング
発生回路３にビデオ転送要求信号１７を出力する。これ
により、先頭データ６０２がＤＭＡによりパラレル・シ
リアル変換部５に取込まれ、次のビデオクロック１９に
てシリアル信号２１として出力される。この時、アジャ
ストカウンタ２３には“８”がセットされていて、その
レフトビデオ許可信号２７は偽（ロウレベル）であるた
め、ビデオ信号１８は８ビット分のビデオクロック信号
１９を計数するまで出力されない。そして、このアジャ
ストカウンタ２３がビデオクロック１９を“８”計数す
ると、レフトビデオ許可信号２７は真（ハイレベル）と
なり、ビデオ信号１８は出力される。このようにして、
第２ラインでは、先頭データ６０２の８ビツト以降から
ビデオ信号１８として出力されることになる。このように、アジャストカウンタ２３とライトマージン
カウンタ２４のそれぞれにセットされる値は、４ライン
毎に第１ラインではそれぞれ“０”８”に、第２ライン
では“８”１６”に、第３ラインでは“１６”、“２４
”に、第４ラインではそれぞれ“２４”、“３２”する
ことにより、第６図に示すようなデータの読出しと、ビ
デオ信号への変換が可能になる。又、第４ライン目では
、最終位置のデータには次の第５ライン目の先頭のデー
タは含まれないので、ＤＭＡタイミング発生回路３はカ
ウンタクロック１４を出力してＤＭＡアドレスカウンタ
４を１増加する。つまり、３ラインおきに最終位置にお
いてはＤＭＡアドレスカウンタを１増加することで、最
終データが奇数バイトで構成されていても、最小データ
単位を４バイトにしてＤＭＡでアクセスすることができ
る。第７図は実施例のビデオインターフェース回路における
ＤＭＡタイミング発生回路３の動作を示すフローチャー
トである。この処理は、前述した第６図に示す処理行う
場合を示しており、ＣＰＵ１００にＤＭＡ要求信号（Ｈ
ＯＬＤ）８を出力した後に開始される。まず、ステップＳ１で計数ｎを“０″にリセットする。このｎは、ＤＭＡタイミング発生回路３のＲＡＭ　（図
示せず）にセットされる。次にステップＳ２で、前述し
たようにしてレフトマージンカウンタ６に所定値をセッ
トし、ステップＳ３でアジャストカウンタ２３にｎの値
（最初は”０”）を、ステップＳ４でライトマージンカ
ウンタ２４に（ｎ＋８：最初は“８”）をセットする。こうして各カウンタへの初期値の設定が終了するとステ
ップＳ５に進み、ＣＰＵ１００より応答信号９　（ＨＬ
ＤＡ）が返送されたかを調べ、ＨＬＤＡ信号９を入力す
るとステップＳ６で、レフトマージンカウンタ６よりＤ
ＭＡ転送要求信号１７が入力されるのを待つ。これによりフレームバッファ１０７よりのＤＭＡ転送が
開始され、ステップＳ７で４バイトデータをフレームバ
ッファ１０７より読出す。次にステップＳ８でラッチ信
号１５を出力して、パラレル−シリアル変換部５にその
４バイトデータをラッチする。次にステップＳ９に進み
、ＣＰＵ　Ｉ　ＯＯから予め指示されているＤＭＡ転送
数を基に、１ラインの最終データがＤＭＡ転送されたか
をみる。１ラインの最終データでないときはステップＳ
１３に進み、カウンタクロック１４を出力してＤＭＡア
ドレスカウンタ４の値を＋１する。これにより、次のス
テップＳ７よりのＤＭＡ転送により、フレームバッファ
１０７の次のアドレスが読出される。ステップＳ９で１ラインの最終データの読出しであると
認識されるとステップＳＩＯに進み、計数ｎの値を＋８
し、ステップＳｌｌで、このｎの値が２４以上でなけれ
ば、即ち、４ラインの印刷が終了していなければステッ
プＳ２に戻り、前述と同様の処理を実行する。一方、ス
テップＳｌｌで４ラインの印刷が終了したときはステッ
プＳ１２に進み、クロック信号１４を出力してＤＭＡア
ドレスカウンタ４の値を＋１してステップＳ１に戻り、
次のＤＭＡ転送を行う。なお、前述の実施例では、１ラインの印刷データ量を奇
数バイト構成として説明したが、１ラインのデータ量が
２バイトの倍数（４バイトではない）の場合でも可能な
ことは言うまでもない。その時はアジャストカウンタ２
３とライトマージンカウンタ２４の値をそれぞれ１回目
は“０”１６”に、２回目は“１６”０”に設定すれば
よ（、また先頭位置におけるＤＭＡ転送アドレスは１ラ
インおきに最終位置のアドレスを＋１したアドレスとす
れば良い。即ち、１ライン毎に１ラインの印刷データの
出力終了時に、クロック信号１４によりＤＭＡアドレス
カウンタ４を＋１すればよい。また、この実施例では、印刷データの最小データ単位を
４バイトとしたが、本発明はこれに限定されるものでな
（、他のバイト数であってもよいことはもちろんである
。以上説明したように本実施例によれば、カウンタにより
ビデオデータを送出するタイミングをライン単位に変更
し、またＤＭＡ転送アドレスを、ライン単位で制御する
ようにしたことにより、ＤＭＡ転送におけるデータ幅と
１ラインのデータ構成とが一致しないときでも、メモリ
よりデータを読出してＤＭＡ転送できる。これにより、
メモリに印刷データを詰めて記憶することができるので
、メモリ容量を節約できる効果がある。なお、この実施例では、メモリに記憶されている印刷デ
ータをプリンタに出力する場合で説明したが、本発明は
これに限定されるものでな（、例えば表示装置や通信装
置等に出力する場合にも適用できることはもちろんであ
る。【発明の効果］以上説明したように本発明によれば、メモリに出力デー
タを詰めた状態で記憶し、各ラインのデータを順次ＤＭ
Ａにより読出して出力することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるプリンタのビデオイン
ターフェース部の回路構成を示すブロック図、第２図は第１図の本実施例のプリンタ全体の概略構成を
示すブロック図、第３図は実施例のプリンタにおけるデータ出力部よりの
水平同期信号とビデオ信号のタイミングを示す図、第４図は実施例のビデオインターフェース部におけるビ
デオ信号を出力する時のタイミング例を示すタイミング
チャート、第５図は実施例のビデオインターフェース部における１
ラインの最終のアドレスをアクセスした時のタイミング
例を示すタイミングチャート、第６図は実施例のプリン
タの各ラインにおいて印刷されるバイトデータと印刷さ
れないバイトデータを示す図、そして第７図は実施例のビデオインターフェース部のＤＭＡタ
イミング発生回路におけるＤＭＡ転送処理を示すフロー
チャートである。図中、１・・・データバス、２・・・アドレスバス、３
・・・ＤＭＡタイミング発生回路、４・・・ＤＭＡアド
レスカウンタ、５・・・パラレル・シリアル変換部、６
・・・レストマージンカウンタ、７・・・ＡＮＤ回路、
１７・・・ビデオ転送要求信号、１８・・・ビデオ信号
、１９・・・ビデオクロック信号、２０・・・ＢＤ倍信
号２３・・・アジャストカウンタ、２１・・・シリアル
信号、２４・・・ライトマージンカウンタ、２５・・・
ｌライン転送終了信号、２６・・・ライトビデオ終了信
号、２７・・・レフトビデオ許可信号、１００・・・Ｃ
ＰＵ、１０２・・・ＲＡＭ、１０３・・・ＲＯＭ、１０
４・・・データ入力部、１０５・・・ビデオインターフ
ェース部、１０６・・・データ出力部である。特許出願人　　　キャノン株式会社代理人　弁理士　　　大塚康徳（他１名）二Ｅ第２図

Claims

【特許請求の範囲】

（１）メモリに展開されたデータをＤＭＡにより読出し
て出力装置に出力するＤＭＡ制御装置であつて、前記出力装置における１ラインの先頭データに対応する
メモリの先頭アドレスの有効データ領域を指示する第１
の指示手段と、前記１ラインの最終データに対応する最終アドレスの有
効データ領域を指示する第２の指示手段と、前記第１の指示手段により指示された有効データ領域よ
り前記第２の指示手段により指示された有効データ領域
までのデータを前記メモリより前記出力装置にＤＭＡ転
送するＤＭＡ手段と、前記第２の指示手段により指示さ
れた有効データ領域が前記最終データの全データ領域で
ないときは、次のラインのデータ転送開始時に、前記Ｄ
ＭＡ手段によるアクセスするアドレスを前ラインの最終
アドレスと同じにするように制御する制御手段と、を有することを特徴とするＤＭＡ制御装置。
（２）前記第１及び第２の指示手段のそれぞれは、前記
先頭或は最終アドレスに対応するデータのうち、何ビッ
トが有効データであるかを指示するようにしたことを特
徴とする請求項第１項に記載のＤＭＡ制御装置。
（３）前記メモリは前記出力装置の各ラインデータとは
関係なく、所定のバイト単位の連続したデータとして出
力データを記憶していることを特徴とする請求項第１項
に記載のＤＭＡ制御装置。