JPS6025374A - 画像処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 曳−韮ＪＩに乱 この発明は、パラレルデータとして記憶された画像情報
を例えばレーザプリンターのようないわゆるカールソン
プロセスを用いて構成された画像プリンターへシリアル
データとして転送する画像処理システムに関し、さらに
詳細には画像プリンターのプリントに同期したシリアル
データを転送するためのＤＭＡ　（ダイレクトメモリア
クセス）制御回路を設けた画像処理システムに関するも
のである。

違−」ＬＪＬ進ユ蛭 事務の合理化あるいは省力化を図るためＯＡ　（オフィ
スオートメーション）システムの導入が益々盛んとなっ
ているが、各種情報の複合化に伴ない情報の入出力装置
などのインテリジェント化が各種技術の高度化と相俟っ
て急速に進められている。

ずなわち、これら装置は複数個のＣＩａＵ（中央処理装
置）により支配され複雑な情報を有機的に処理するよう
に構成されている。この場合、ＣＰＵは直接的にはデジ
タル信号を取り扱うものであるからその周辺装置どのデ
ータ交換なども当然のことながらデジタル的に処理され
得る必要がある。

一方、ＯＡシステムにおいて取り扱われる情報は文字、
記号などの単純な情報媒体のみならす画像のような複雑
な情報媒体によっても構成される必要があるから′、か
かる複雑な情報媒体についてもシステム内において容易
に処理されるべきであるという要請がある。

ところが、当然のことながら画像のような情報媒体は文
字等のそれに比へて情報量が極めて大きくなり、データ
処理が極めて煩雑となる。例えば、文字記録ではＡ４判
文書に一枚当り４　、０００字を記録するものとすれば
約３０にピッ１−の情報量で済ませられるのに対し１画
像記録ではＡ４判文書に１枚当り１２ドツト／■の解像
度で記録するものとすれば約１Ｍハイ１への情報量が必
要となる。勿論、このような大情報量を処理するために
は大容量のメモリなどを駆使してデータ制御する必要が
あり、これに応じて部品配置やコスト笠の苅処を施す必
要が生ずる。

ところで、ＯＡシステ１１においてはシステム内の各装
置で処理された文章や画像をＣ旧”表示などの手段を介
してソフトコピー化することのみならず、所定のプリン
ターを介してバー１〜コピー化することもめられる。こ
のハードコピー化を行なう場合、文章や画像の情報をフ
ァイルデータどしてｍ−一旦メモリに記録させ、このメ
モリの出力を例えばレーザプリンターのようなプリンタ
ーに一括して転送するという手段が一般的に採られてい
る。この場合、画像の情報が含まれていると情報量が人
きいためメモリとプリンターとの間はｃｐｕ　を介さず
に直接にデータの交換が可能なりＭＡ（ダイレフ１−メ
モリアクセス）方式によりデータ転送の制御が行なわれ
ている。

しかしながら、従来のＤＭＡ制御回路はメモリに直接ア
クセスできる範囲が小さいなど大情報量のデータを処理
するには満足すべきものではなく、またプリンターの制
御プロセスと制御信号の制御タイミングとが一致し難い
ため、これらの適切化を図ろうとするといわゆる外付け
の回路が増えて回路構成が複雑となる。

■　目　−ログ この発明はこのような従来の問題点に着目してなされた
ものであり、ＯＡシステム、殊に複雑な情報である画像
の伝達処理を図る画像処理システムであって、システム
バスと画像プリンターとを接続するインターフェイスに
メモリからの画像情報データを効率よくプリンターに転
送し得る新規なりＭＡ制御回路が設けられた画像処理シ
ステムの提供を目的とする。

座−１−皮 第１図はこの考案の画像処理システムを説明するもので
あり、記憶部を構成するビットマツプメモリｌには図示
省略の画像処理装置から読み取った画像データやいわゆ
るファイルステーションのような人容瓜の記憶部に記憶
された画（ＬＲテデーなどがストアされている。そして
、このピッ１−マツプメモリｌの画像データはインター
フェイス２により使用が制御されるシステムバス３を介
して画像プリンターとしてのレーザプリンター４に転送
されるようになっており、インターフェイス２によるデ
ータ転送はＣｌ１０５からの命令により制御されるよう
になっている。

次に、第２図はレーザプリンター４における各種信号の
関係を示すものであり、画像信号の基準どなるビデオク
ロックＶＣ（第２図（Ａ））″はレーザプリンター４に
よる作成画面の例えば水平方向における１の走査期間Ｖ
ｌ＋毎に一定期間゛１′現われるようになっている。ま
た、その走査期間Ｖｌｌ（σには実際にプリン１−を開
始する時点を定めるための水平同期（２号ｌｌ５（第２
図（Ｂ））が得られるようになっている。さらに、水平
同期信号ＩＩｓが得られるとアンプランク信号ＩＪＢが
得られ（第２図（Ｃ））、このアンプランク４’ｔｉ号
ＵＢのハイレベル期間中実際のプリン１へ期間Ｐが定め
られ、この期間１）の間ビデオクロツクに同期したピッ
１〜マツプメモリ１がらのパラレルな画像データがレー
ザプリンター４へシリアルに出力される（第２図（Ｄ）
）。

次に、第３図はこの発明に係る画像システムに、適用さ
れる聞＾制御回路２２の一実施例を示すものであり、シ
ステムバス３を猜成するデータバス０口にはデータラッ
チ回路６が接続されており、このデータラッチ回路６の
出力である例えば１６ビツトのパラレルデータはシフト
レジスタ７に供給されている。また、このシフ１〜レジ
スタ７の出力端５、ＯＵＴからはシリアルデータｓＤが
出方され、このシリアルデータｓＤはレーザプリンター
４へ供給されるようになっている。また、このシフトレ
ジスタ７のクロック端ＣＬＫにはレーザプリンター４か
らビデオクロックｖｃが供給されるようになっており、
このビデオクロックｖｃは４ビツトカウンタ８のクロッ
ク端Ｃしににも供給さ九ている。さらに。

この４ピッ１−カウンタ８のロード端ＬＯには１ノーザ
ブリンター４からアンプランク信号υＢが供給され′　
るようになっており、この４ビツトカウンタ８のキャリ
一端Ｒ／Ｃはシフ１−レジスタ７のロート端ＬＯど接続
されている。

また、アンプランク信号ＵＢはアントゲ−１・９の一方
の入力端に供給さオしており、このアントゲ−Ｉ・・９
の他方の入力端には４ビツトカウンタ８のキャリ一端Ｒ
／Ｃが接続さ才してし）る。さらに、レーザプリンター
４から出力される水平同期信号ＩＩ５は立上がりエツジ
検出回路１ｏに供給され、この検出回路ＩＯの出力はオ
アゲー１〜１１の一方の入力端に供給されている。そし
て、このオアゲー１〜１１の他方の入力端には立上がり
エツジ検出回路１２の出力が供　□給されるようになっ
ていると共に、オアゲー１−１３の一方の入力端が接続
されている。なお、このオアゲート１３の他方の入力端
にはアントゲ−１−９の出力端が１妾続されており、オ
アゲー１〜１３の出方はインターフェイス２の制御信号
としてのメモリアドレス更新信号ＵＳとなる。

一方、立上がりエツジ検出回路１２はインターフェイス
２からのＤＭＡ開始信号Ａｓを受けてその立上がりエツ
ジを検出するようになっている。このＤＭＡ開始信号Ａ
ｓは立下がりエツジ検出回路１４の出力ＥＴを受けて得
られるようになっており、この立下がりエツジ検出回路
１４はアンプランク信号ｔｌＢの立下がりエツジを検出
する回路である。さらに、立下がりエツジ検出回路１４
の出力はオアゲーＩ・１５の一方の入力端に供給されて
おり、このオアゲート１５の他方の入力端にはライン数
カウンタ１６の出力が供給さｉするようになっている。

このライン数カウンタ１６はインターフェイス２にて予
め設定されたプリント条件に従って水平同期信号Ｉｔ５
のパルス数をカウントするものである。また、オアゲー
ト１５の出力はＲ−５フリツプフロツプ１７のりシソ１
一端Ｒに供給されており、このフリップフロップＩ７の
セット端Ｓにはオアゲート１１の出力が供給されるよう
になっている。そして、このフリップフロップ１７の出
力端Ｑからはシステムバス３に向けて出力されバス獲得
のためのパスリフニス１へ信号ＢＲが得られる。

また、フリップフロップ１７の出力端Ｑにはアントゲー
ト１８の一方の入力端が接続されており、このアントゲ
−１・１８の他方の入力端にはシステムバス３からバス
獲得時に供給される７１ヘレス／デ一タイネーブル信号
ＡＩ３が入力されるようになっている。なお、アンドゲ
ート１８の出力端からはシステムバス３に向けて出力さ
れバス獲得の聞出カし続けるバスオーバライド信号８０
が得られる。さらに、アドレス／データイネーブル信号
ＡＤはシステムバス３からの画像データをラッチするに
ｌに必要なアクルソジ信号へにと共にアントゲ−１〜１
９の名入力端に供給されている。そして、このアン１ご
ゲーｊ・１９の出力は上述したデータランチ回路６のク
ロック端ＣＬＫに供給されている一方、Ｒ−Ｓフリップ
フロップ２０のリセット端Ｒに供給されている。また、
このフリップフロップ２ｏのシソ１一端Ｓにはオアゲー
１〜１３の出力が供給されるようになっており、フリッ
プフロップ２０の出力端Ｑがらはテ、「レイライン２１
を介しシステムバス３に向けて出力されるメモリリード
コマンド信号ＭＲが得られる。

次に、第４図および第５図を参照し−ながらＩＪＭＡ制
御回路２２の作動につき説明する。ます、第４図はシス
テムバス３の獲得時における各信号の関係を示すもので
あり、インターフェイス２が画像プリントを開始するた
めの指示をレーザプリンター４に対して行なうとレーザ
プリンター４からアンプラン９４６号Ｕ口が得られ（第
４図ＣＢ））、このアンプランク信号ＵＩ３の立下がり
エツジ（例えばＰｌ）を検出するとＤＭＡ開始信号Ａｓ
が得らＪ＋、る（第４図（Ｄ））。

そして、このｌ）Ｍ　Ａ開始信号Ａｓを受けて立上がり
エツジ検出回路１２が作動することによりオアゲー１へ
１１の出力がブリップフロップ１７をセットし、この結
果パスリフニス１へ信号１３１１がハイレベルとなる（
第４図（Ｅ））。なお、第４図（Ａ）はビデオクロック
信号ＶＣを表わし、このビデオクロック信号ｖｃと水平
同期信号１！Ｓ（第４図（Ｃ））およびアンプランク信
号ＵＢとの関係は第２図の説明として上述したとおりで
ある。

こうしてシステムバス３が獲得できるとシステムバス３
を介してアドレス／データイネーブル信号ＡＤが得られ
るが（第４図（Ｆ））、この場合アドレス／データイネ
ーブル信号ＡＤはバスリクエスト信号ＢＲの立」二がリ
エソジＰ２からディレィタイムＤ１だけ遅れて立上がる
。また、アドレス／データイネーブル信号ＡＤが得られ
るとアントゲ−１−１８を介してバスオーバーライド信
号８０が出力され（第４図（Ｇ））、このバスオーバー
ライド信号口０はバスリクエスト信号ＯＲがローレベル
に落ちるまでハイレベルを保ち、この間システム、バス
３力月免得され続ける。

このようにして、プリントさｉＬる画面の第１走査ライ
ンＶ！１１のデータ転送が終了するとアンプランク信号
ＵＢがローレベルとなり、同時にバスオーバーライド信
号ＢＯをローレベルにしてその立下がりエツジＰ：Ｉを
検出することによりオアゲー１−１！ｉを介してフリッ
プフロップ１７をリセットする。これによりパスリフニ
ス１へ信号ＢＲおよびバスオーバーライド信号ＢＯがロ
ーレベルとなってシステムバス３の獲得を中止する。

第２走査ラインｖ１１２以降については水平同期信号Ｉ
Ｉ５の立上がりエツジＰ４を検出することによりオアゲ
ート１ｊを介してフリップフロップＩ７をセット状態に
し、前述と同様にアンプランク信号ＵＢの立下がりエツ
ジの時点でバス獲得を中止する。なお、ライン数カウン
タ１６はあらかじめ設定された画面のライン数だけ水平
同期信号をカウントすると出力が得られ（第４図（Ｈ）
）、このため水平同期信号Ｉｔｓの立」二がりエツジに
Ｊ：ってセット状態どなっていたフリップフロップ１７
はオアゲー１−１５の出力によりリセソ１〜状態となり
、レーザプリンター４へのデータ転送は終了する。すな
わち、ライン数カウンタ１６の出力がハイレベルになる
とバスリクエスト信号［ＩＲ、バスオーバーライド信号
口０、およびアドレス／データイネーブル信号ＡＤはそ
れぞれローレベルとなる。

次に、第５図はシステ１１バス３を介してビットマツプ
メモリ１に記憶されたパラレルデータを読み出し、これ
をシリアルデータに変換してレーザプリンター４に出力
する場合における各信号の関係を示すものである。まず
、インターフェイス２からのＤＭＡ開始信号Ａｓの立上
がりエツジＰｓを検出すると（第５図（Ａ））オアゲー
ト１３を介してメモリアドレス更新信号ＭＳが得られる
（第５図（Ｂ））。

このメモリアドレス更新信号ＭＳが出力されるとフリッ
プフロップ２０がセラ１へ状態となるか、この場合当初
のメモリアドレスは最初に読み出そうとするアドレスの
１つだけ前のアドレスにセラＩ−Ｌ’（おくようにする
。こうして、更新されたアドレスはインターフェイス２
に向けて出力され、これと共にフリップフロップ２０の
セラ１−状態からディレィライン２１を介してディレィ
タイｌＸｌ］こだけ遅れたメモリリードコマンド信号Ｍ
ｌ＋がシステ１１バス：３に向けて出力さｈる（第５図
（Ｃ））。

一方、ピッ１〜マツプメモリ１においてはシステムバス
３に向けて出力されたアドレスとメモリリードコマンド
信号ＭＲに従って例えば１６ビソ１へのピッｌ−マツプ
データを出力すると共にアクルノジ信号へにを出力する
（第５図（Ｄ））。この場合、インターフェイス２にお
いてはバスの獲得が行なわれており、アドレス／データ
イネーブル信号Ａｌ）がハイレベルであってこ」しに応
してアクノレツジ（３号ＡＫもハイレベルであることか
らアントゲ−１−１９の出力によりフリップフロップ２
０をリセット状態にする。また、このアントゲ−１−１
９の出力はデータラッチ回路６に供給されているからシ
ステムバス３におけるピッ１〜マツプデータＢＭをラッ
チする（第５図（Ｅ））。　さらに、ブリップフロップ
２０の出力はディレィライン２■によりディレィタイム
Ｄ３　だけ遅れ、これによりメモリリードコマンド信号
ＭＲをローレベルにする。

なお、アンプランク信号ＵＢがローレベルの状態では（
第５図（Ｇ））４ビットカウンタ８は常にロード状態で
ある一方、キャリ一端Ｒ／Ｃからはハイレベルの出力が
得られている（第５図（Ｈ））ため、シフトレジスタ７
はデータラッチ回路６から出力されている１６ビツトの
パラレルデータをロードしている。また、レーザプリン
ター４がアンプランク信号ＵＢを出力してデータの受入
れ可能状態にあるものとすると、４ビツトカウンタ８は
ビデオクロックのカラン１〜をして１６クロツク毎にキ
ャリ一端Ｒ／Ｃをハイレベルにする（第５図（Ｆ）　、
　（ｎ））。そして、このキャリ一端Ｒ／Ｃの出力がロ
ーレベルである場合にはシフトレジスタ７は、ロードさ
４した１６ビツ１〜のデータをビデオクロックｖＣ１こ
同期させて１ビツトづつ、すなわちシリアルデータ５０
としてレーザプリンター４へ出力する。

上述したように、４ビットカウンタ８のキャリ一端Ｒ／
Ｃの出力はビデオクロックＶＣの１６クロツク毎にハイ
レベルとなり、かつ、４ピッ１−カウンタ８によるビデ
オクロックＶＣのカランＩ・が行なわれている間アンプ
ランク信号ＤＢはハイレベルとなっているためアントゲ
−１・９の出力が得られる。この結果、キャリ一端１（
／Ｃの出力の立」二がリエッジＰＧが得られるとオアゲ
ート１３を介してメモリアドレス更新信号ＭＳを得るこ
ととなり、次の１６ビツ１−のデータをビットマツプメ
モリ１から読み出し得るようになる。この読み出し動作
はアンプランク信号ＵＢがハイレベルの間繰り返される
が、アンプランク信号ＩＪＢがローレベルとなった時点
で第１の走査ライン分のデータ転送を終了する（第４図
ＣＢ）参照）。第２の走査ライン以降についてはビット
マツプデータの読み出しがすべて４ピッ１−カカウンタ
８のキャリ一端Ｒ／Ｃの出力およびアンプランク信号Ｕ
［ｌに基づいて得られるアン１−ゲー１へ９の出力によ
り行なわれ、この読み出し動作の繰り返しはライン数カ
ウンタ１６の出力が得られるまで行なわれる。

なお、上述の実施例においてはパラレルデータのビット
数を１６ビツトとじて説明したが、ビットマツプメモリ
１やシステムバス３の構成に応じて８ビツトあるいは１
２ビツト等に設定して何等差支えない。ただし、他のビ
ット数に設定した場合には４ビツトカウンタ８のキャリ
一端Ｒ／Ｃの出力がそのビット数に合わせてビデオクロ
ックＶＣの８タロツク、１２クロック等毎に得られるよ
うにする。

豊−倭一一一来 以上説明したように、この発明によれば画像プリンター
を制御する各種制御信号を利用した簡単な構成のＤＭＡ
制御回路を画像処理システムに設けることにより、単一
のシステムバスにデータの記憶部、プリンターおよびそ
のインターフェイスを配置することができその記憶部に
記憶された画像データを容易かつ効率良く処理し得るよ
うになる。

【図面の簡単な説明】

第１図はこの発明が適用さｊしる画像処理システムを説
明するブロック図、第２図は第１図に示されるインター
フェイスとレーザプリンターとの間で授受される各種信
号の関係を説明するタイムチャート、第３図はこの発明
に係るＤＭＡ制御回路を説明する回路図、第４図はシス
テムバス獲得時におけるＤＭＡ制御回路の作動を説明す
るタイムチャート、第５図は画像データの読み出し動作
の詳細を説明するタイムチャー１〜である。 ｌ゛・°ピッ１−マツプメモリ（記憶部）、２・・・イ
ンターフェイス、３・・・システムバス。 ４・・レーザプリンター（画像プリンター）、２２・・
・ＤＭＡ制御回路。

Claims (1)

【特許請求の範囲】
1. 画像情報をパラレルデータとして記憶する記憶部と、該
   記憶部のパラレルデータをシステムバスを介して読み出
   すと共に該パラレルデータをシリアルデータに変換する
   インターフェイスと、該インターフェイスから転送され
   るシリアルデータを画像のクロック信号に同期させて画
   像プリントを行なう一方、該画像プリントにより作成さ
   れる画面の１走査ライン毎に水平同期信号を出力すると
   共に該１走査ライン毎に画像データの受入れ期間を定め
   るアンプランク信号を出力する画像プリンターとを備え
   た画像処理°システムにおいて、前記インターフェイス
   にてデータの転送開始信号が得られたとき前記システム
   バスの獲得信号を出力すると共に前記データの転送開始
   信号が得られた後は該水平同期信号に基づき前記システ
   ムバスの獲得信号を出力し、前記画像プリンターからア
   ンプランク信号の出力が断だ、ｌｔたとき前記システム
   バスの獲得信号の出力を阻止するＩＩＭＡ制御回路を前
   記インターフェイスに設けたことを特徴とする画像処理
   システム。