JPS6039971A - 画像処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ■技術分野 この発明は、パラレルデータとして記憶された画像情報
を例えばレーザプリンターのようないわゆるカールソン
プロセスを用いて構成された画像プリンターへシリアル
データとして転送する画像処理システムに関し、さらに
詳細には画像プリンターのプリントに同期したシリアル
データを転送するためのＤＭＡ　（ダイレクトメモリア
クセス）制御回路を設けた画像処理システムに関するも
のである。

■従来技術 事務の合理化あるいは省力化を図るためＯＡ　（オフィ
スオー１−メーション）システムの導入が益々盛んとな
っているが、各種情報の複合化に伴ない情報の入出力装
置などのインテリジェント化が各種技術の高度化と相俟
って急速に進められている。

すなわち、これら装置は複数個のｃｐｕ　（中央処理装
置）により支配され複雑な情報を有機的に処理するよう
に構成されている。この場合、ＣＰＵは直接的にはデジ
タル信号を取り扱うものであるからその周辺装置とのデ
ータ交換なども当然のことながらデジタル的に処理され
得る必要がある。

一方、ＯＡシステムにおいて取り扱われる情報は文字、
記号などの単純な情報媒体のみならず画像のような複雑
な情報媒体によっても構成される必要があるから、かか
る複雑な情報媒体についてもシステム内において容易に
処理されるべきであるという要請がある。

ところが、当然のことながら画像のような情報媒体は文
字等のそれに比べて情報量が極めて大きくなり、データ
処理が極めて煩雑となる。例えば、文字記録ではΔ４判
文書に一枚当り４　、０００字を記録するものとすれば
約３０にビットの情報量で済ませら九るのに対し、画像
記録ではＡ４判文書に１枚当り１２ドツト／■の解像度
で記録するものとすれは約１Ｍバイトの情報量が必要と
なる。勿論、このような大情報量を処理するためには大
容量のメモリなどを駆使してデータ制御する必要があり
、これに応じて部品配置やニスト等の対処を施す必要が
生ずる。

ところで、ＯＡシステムにおいてはシステム内の各装置
で処理された文章や画像をＣＲＴ表示などの手段を介し
てソフトコピー化することのみならず、所定のプリンタ
ーを介してハードコピー化することもめられる。このハ
ードコピー化を行なう場合、文章や画像の情報をファイ
ルデータとして一旦メモリに記録させ、このメモリの出
力を例えばレーザプリンターのようなプリンターに一括
して転送するという手段が一般的に採られている。この
場合、画像の情報が含まれていると情報量が大きいため
メモリとプリンターとの間はＣＰＵを介さずに直接にデ
ータの交換が可能なりＭＡ（ダイレクトメモリアクセス
）方式によりデータ転送の制御が行なわれている。

しかしながら、従来のＤＭＡ制御回路はメモリに直接ア
クセスできる範囲が小さいなど大情報量のデータを処理
するには満足すべきものではなく、またプリンターの制
御プロセスと制御信号の制御タイミングとが一致し難い
ため、これらの適切化を図ろうとするといわゆる外付け
の回路が増えて回路構成が複雑となる。

東−１−一一敗 この発明はこのような従来の問題点に着目してなされた
ものであり、ＯＡシステム、殊に複雑な情報である画像
の伝達処理を図る画像処理システムであって、システム
バスと画像プリンターとを接続するインターフェイスに
メモリからの画像情報データを効率よくプリンターに転
送し得る新規なりＭＡ制御回路が設けられた画像処理シ
ステムの提供を目的とする。

■−１１−−−暖 第１図はこの考案の画像処理システムを説明するもので
あり、記憶部を構成するビットマツプメモリ１には図示
省略の画像処理装置から読み取った画像データやいわゆ
るファイルステーションのような大容量の記憶部に記憶
された画像データなどがストアされている。そして、こ
のピッ１−マツプメモリ１の画像データはインターフェ
イス２により使用が制御されるシステムバス３を介して
画像プリンターとしてのレーザプリンター４に転送され
るようになっており、インターフェイス２によるデータ
転送はＣＰＵ５からの命令により制御されるようになっ
ている。

次に、第２図はレーザプリンター４における各種信号の
関係を示すものであり、画像信号の基準となるビデオク
ロックＶＣ（第２図（Ａ））はレーザプリンター４によ
る作成画面の例えば水平方向における１の走査期間Ｖ　
Ｈ毎に一定期間Ｔ現われるようになっている。また、そ
の走査期間ＶＨ毎には実際にプリントを開始する時点を
定めるための水平同期信号Ｈ３（第２図（Ｂ））が得ら
れるようになっている。さらに、水平同期信号Ｈ５が得
られるとアンプランク信号ｔｌＢが得られ（第２図（Ｃ
））　、このアンプランク信号ＵＢのハイレベル期間中
実際のプリント期間Ｐが定められ、この期間Ｐの間ビデ
オクロックに同期したピッ１〜マツプメモリ１からのパ
ラレルな画像データがレーザプリンター４へシリアルに
出力される（第２図（Ｄ））。

次に、第３図はこの発明に係る画像システムに適用され
るＤＭＡ制御回路２２の一実施例を示すものであり、シ
ステムバス３を構成するデータバスＤＢにはデータラッ
チ回路６が接続されており、このデータラッチ回路６の
出力である例えば１６ビツトのパラレルデータはシフト
レジスタ７に供給されている。また、このシフトレジス
タ７の出力端Ｓ、ＯＵＴからはシリアルデータＳＤが出
力され、このシリアルデータＳＤはレーザプリンター４
へ供給されるようになっている。また、このシフ１−レ
ジスタ７のクロック端ＣＬＫにはレーザプリンター４か
らビデオクロックＶＣが供給されるようになっており、
このビデオクロックＶＣは４ビツトカウンタ８のクロッ
ク端ＣＬＫにも供給されている。さらに、この４ピツ］
ヘカウンタ８のロード端ＬＯにはレーザプリンター４か
らアンプランク信号υＢが供給されるようになっており
、この４ピッｌ−カウンタ８のキャリ一端Ｒ／Ｃはシフ
トレジスタ７のロード端ＬＯと接続されている。

また、アンプランク信号ＵＢはアントゲ−１−９の一方
の入力端に供給されており、このアントゲ−１−９の他
方の入力端には４ピツ１ヘカウンタ８のキャリ一端Ｒ／
Ｃが接続されている。さらに、レーザプリンター４から
出力される水平同期信号１＋Ｓは立上がりエツジ検出回
路１０に供給され、この検出回路１０の出力はオアゲー
ト１１の一方の入力端に供給されている。そして、この
オアゲー１−１１の他方の入力端には立上がりエツジ検
出回路１２の出力が供給されるようになっていると共に
、オアゲート１３の一方の入力端が接続されている。な
お、このオアゲート１３の他方の入力端にはアントゲ−
１・９の出力端が接続さ九ており、オアケート１３の出
力はインターフェイス２の制御信号としてのメモリアド
レス更新信号ＭＳとなる。

一方、立上がりエツジ検出回路１２はインターフェイス
２からのＤＭＡ開始信号ＡＳを受けてその立上がりエツ
ジを検出するようになっている。このＤＭＡ開始信号Ａ
Ｓは立下がりエツジ検出回路１４の出力ＥＴを受けて得
られるようになっており、この立下がりエツジ検出回路
１４はアンプランク信号ＵＢの立下がりエツジを検出す
る回路である。さらに、立下がりエツジ検出回路１４の
出力はオアゲート１５の一方の入力端に供給されており
、このオアゲート１５の他方の入力端にはライン数カウ
ンタ１６の出力が供給されるようになっている。このラ
イン数カウンタ１６はインターフェイス２にて予め設定
されたプリント条件に従って水平同期信号＋１５のパル
ス数をカウントするものである。また、オアゲー１〜１
５の出力はＲ−Ｓフリップフロップ１７のリセット端Ｒ
に供給されており、このフリップフロップ１７のセット
端Ｓにはオアゲー１−１１の出力が供給されるようにな
っている。そして、このフリップフロップ１７の出力端
Ｑからはシステムバス３に向けて出力されバス獲得のだ
めのパスリフニスト信号ＴｈＲが得られる。

また、フリップフロップ１７の出力端Ｑにはアンドゲー
ト１８の一方の入力端が接続されており、このアンドゲ
ート】８の他方の入力端にはシステムハス３からバス獲
得時に供給されるアドレス／データイネーブル信号ＡＤ
が入力されるようになっている。なお、アンドゲート１
８の出力端からはシステムバス３に向けて出力されバス
獲得の聞出力し続けるバスオーバライド信号ＢＯが得ら
れる。さらに、アドレス／データイネーブル信号Ａｎは
システムバス３からの画像データをラッチする際に必要
なアクルッシ信号へにと共にアントゲ−１−１９の各入
力端に供給されている。そして、このアン１〜ゲート１
９の出力は」二連したデータラッチ回路６のタロツク端
ＣＬＫに供給されている一方、Ｒ−Ｓフリップフロップ
２０のリセッ１一端Ｒに供給されている。また、このノ
リツブフロップ２０のセラ１一端Ｓにはオアゲ−ｈ１３
の出力か供給されるようになっており、フリップフロッ
プ２０の出力端Ｑからはディレィライン２１を介しシス
テムハス３に向けて出力さＪしるメモリリードコマンド
信号ＭＲが得られる。

このようにメモリリ−１（コマンｌく信号ガニ得られる
ことからＤＭＡ開始信号ＡＳを入力する立上がりエツジ
検出回路１２、この回路１２の出力を受けるオアケー１
−１３、このオアゲー１−１３の出力によりセラ１−さ
れるフリップフロップ２０は第１の読み出し手段を構成
する。また、後述するようにビデオクロックＶＣの１６
ピツ１〜毎に出力が得られる４ピツ１ヘカウンタ８、こ
の出力を入力するアントゲ−１−９、アントゲ−１−９
の出力を入力するオアゲー１−１３、このオアゲート１
３の出力によりセラ１へされるフリップフロップ２０は
第２の読み出し手段を構成する。

次に、第４図および第５図を参照しなからＩ）ＭＡ制御
回路２２の作動につき説明する。まず、第４図はシステ
ムバス３の獲得時における各信号の関係を示すものであ
り、インターフェイス２が画像プリントを開始するため
の指示をレーザプリンター４に対して行なうとレーザプ
リンター４からアンプランク信号ＩＪＢが得られ（第４
図（Ｂ））、このアンプランク信号ＵＢの立下がりエツ
ジ（例えばＰｉ）を検出するとＤＭＡ開始信号ＡＳが得
られる（第４図（１）））。

そして、この叶Δ開始信号ＡＳを受けて立」二がりエツ
ジ検出回路Ｉ２が作動することによりオアゲー１−１１
の出力がフリップフロップ１７をセラ１−シ、この結果
パスリフニスト信号ＢＲがハイレベルとなる（第４図（
Ｅ））。なお、第４図（Ａ）はビデオクロック信号ＶＣ
を表わし、このビデオクロック信号ＶＣと水平同期信号
Ｉｔｓ（第４図（Ｃ））およびアンプランク信号ＬＩＢ
との関係は第２図の説明として上述したとおりである。

こうしてシステムバス３が獲得できるとシステムバス３
を介してアドレス／チータイネーブル信号ＡＤが得られ
るが（第４図（Ｆ））、この場合アドレス／データイネ
ーブル信号ＡＤはバスリクエスト信号ＢＲの立上がりエ
ツジＰ２からディレィタイムＤ１だけ遅れて立上がる。

また、アドレス／データイネーブル信号ＡＤが得られる
とアントゲート１８を介してバスオーバーライド信号Ｂ
Ｏが出力され（第４図（Ｇ））　、このバスオーバーラ
イド信号ＢＯはバスリクエスト信号［３Ｒがローレベル
に落ちるまでハイレベルを保ち、この間システムバス３
が獲得さオＬ続ける。

このようにして、プリントされる画面の第１走査ライン
ｖ１１１のデータ転送が終Ｙするとアンプランク信号Ｕ
Ｂがローレベルとなり、同時にバスオーバーライド信号
ＢＯをローレベルにしてその立下がりエツジＰ３を検出
することによりオアゲート１５を介してフリップフロッ
プ１７をリセッ）へする。こｈによりハスリクエスト信
号１３１’ｌおよびハスオーバーライド信号ＢＯがロー
レベルとなってシステムバス３の獲得を中止する。

第２走査ライン■１１２以降については水平同期信号Ｈ
５の立上がりエツジＰ４を検出することによりオアゲー
ト１１を介してフリップフロップ１７をセット状態にし
、前述と同様にアンプランク信号ＵＢの立下がりエツジ
の時点でバス獲得を中止する。なお、ライン数カウンタ
１６はあらかじめ設定された画面のライン数たけ水平同
期信号をカラン１−すると出力が得られ（第４図（Ｈ）
）、このため水平同期信号Ｉｔｓの立上がりエツジによ
ってセラ１〜状態となっていたフリップフロップ１７は
オアゲー１−１５の出力によりリセッ１へ状態となり、
レーザプリンター４へのデータ転送は終了する。すなわ
ち、ライン数カウンタ１６の出力がハイレベルになると
ハスリクエスト信号ＢＲ、バスオーバーライド信号ＢＯ
１およびアドレス／データイネーブル信号ＡＩ）はそれ
ぞれローレベルとなる。

次に、第５図はシステムバス３を介してピッ１−マツプ
メモリ１に記憶されたパラレルデータを読み出し、これ
をシリアルデータに変換してレーザプリンター４に出力
する場合における各信号の関係を示すものである。まず
、インターフェイス２からのＤＭＡ開始信号ＡＳの立上
がりエツジＰ５を検出すると（第５図（Ａ））オアゲー
ト１３を介してメモリアドレス更新信号ＭＳが得られる
（第５図（Ｂ））。

このメモリアドレス更新信号ＭＳが出力されるとフリッ
プフロップ２０がセット状態となるが、この場合当初の
メモリアドレスは最初に読み出そうとするアドレスの１
つだけ前のアドレスにセットしておくようにする。こう
して、更新されたアドレスはインターフェイス２に向け
て出力され、これと共にフリップフロップ２０のセット
状態からティレイライン２１を介してディレィタイムＤ
２だけ遅れたメモリリードコマンド信号肝がシステムバ
ス３に向けて出力される（第５図（Ｃ））。

一方、ビットマツプメモリ１においてはシステムバス３
に向けて出力されたアドレスとメモリリードコマンド信
号ＭＲに従って例えは１６ビツ１へのピッ１〜マツプデ
ータを出力すると共にアクルッジ信号ＡＫを出力する（
第５図（Ｄ））。この場合、インターフェイス２におい
てはバスの獲得が行なわれており、アドレス／データイ
ネーブル信号ＡＤがハイレベルであってこれに応じてア
クルッジ信号ＡＫもハイレベルであることからアンドゲ
ート１９の出力によりフリップフロップ２０をリセット
状態にする。また、このアンドゲート１９の出力はデー
タラッチ回路６に供給されているからシステムバス３に
おけるビットマツプデータＢＭをラッチする（第５図（
Ｅ））。　さらに、フリップフロップ２０の出力はディ
レィライン２１によりディレィタイムＤ３　だけ遅れ、
これによりメモリリードコマンド信号ＭＲをローレベル
にする。

なお、アンプランク信号ＵＢがローレベルの状態では（
第５図（Ｇ））４ビツトカウンタ８は常にロード状態で
ある一方、キャリ一端Ｒ／Ｃからはハイレベルの出力が
得られている（第５図（Ｉ−ｆ　）　）ため、シフトレ
ジスタ７はデータラッチ回路６から出力さｊしている１
６ビツトのパラレルデータをロードしている。また、レ
ーザプリンター４がアンプランク信号ＵＢを出力してデ
ータの受入れ可能状態にあるものとすると、４ビツトカ
ウンタ８はビデオクロックのカウントをして１６クロツ
ク毎にキャリ一端Ｒ／Ｃをハイレベルにする（第５図（
Ｆ）　、　（ｕ）　）。そして、このキャリ一端Ｒ／Ｃ
の出力がローレベルである場合にはシフトレジスタ７は
、ロードされた１６ビツ１−のデータをビデオクロック
ＶＣに同期させて１ピツ１へづつ、すなわちシリアルデ
ータＳＤとしてレーザプリンター４へ出力する。

上述したように、４ビツトカウンタ８のキャリ一端Ｒ／
Ｃの出力はビデオクロックＶＣの１６クロツク毎にハイ
レベルとなり、かつ、４ピツ１〜カウンタ８によるビデ
オクロックＶＣのカラン１−が行なわれている間アンプ
ランク信号ＵＢはハイレベルとなっているためアントゲ
−１−９の出力が得られる。この結果、キャリ一端Ｒ／
Ｃの出力の立上がりエツジＰ６が得られるとオアゲート
１３を介してメモリアドレス更新信号ＭＳを得ることと
なり、次の１６ビツトのデータをビットマツプメモリ１
から読み出し得るようになる。この読み出し動作はアン
プランク信号ＬＩＢがハイレベルの間繰り返されるが、
アンプランク信号ｔｌＢがローレベルとなった時点で第
１の走査ライン分のデータ転送を終了する（第４図（Ｂ
）参照）。第２の走査ライン以降についてはビットマツ
プデータの読み出しがすべて４ビツトカカウンタ８のキ
ャリ一端Ｒ／Ｃの出力およびアンプランク信号ＵＢに基
づいて得られるアントゲ−１へ９の出力により行なわれ
、この読み出し動作の繰り返しはライン数カウンタ１６
の出力が得られるまで行なわれる。

なお、上述の実施例においてはパラレルデータのビット
数ｎを１６ビツ１〜として説明したが、ビン！・マツプ
メモリ１やシステムバス３の構成に応じて８ビツトある
いは１２ピツ１〜等に設定して何等差支えない。ただし
、他のピッ１−数に設定した場合には４ビツトカウンタ
８のキャリ一端Ｒ／Ｃの出力がそのビット数に合わせて
ビデオクロックＶＣの８クロツク、１２クロック等毎に
得られるようにする。

■効　果 以上説明したように、この発明によ］しば画像情報をｎ
ビットのパラレルデータとして記憶する記憶部から単一
のシステムバスを介して読み出すことにより、この読み
出されたデータをシリアルデータに変換して画像プリン
ターへ転送するように構成された画像処理システムにお
いて、画像プリンターの制御信号を用いて画像データの
読み出しを行ない柑る読み出し手段と、この読み出され
たパラレルデータのｎビット毎に所定の出力パルスが得
られるカウンタを設けると共にこのカウンタの出力パル
スが得られる間に１ビツトずつシリアルデータとして画
像プリンターへ転送し得るＤＭＡ制御回路を設けたので
、記憶部へのアクセスおよびデータのパラレル・シリア
ル変換を同時にかつ効率良く行なうことができ、しかも
回路構成が簡単であり画像情報の処理に好適である。

【図面の簡単な説明】

第１図はこの発明が適用される画像処理システｔ１を説
明するブロック図、第２図は第１図に示されるインター
フェイスとレーザプリンターとの間で授受される各種信
号の関係を説明するタイムチャー１・、第３図はこの発
明に係るＤＭＡ制御回路を説明する回路図、第４図はシ
ステムバス獲得時におけるＤＭＡ制御回路の作動を説明
するタイ１１チヤー１・、第５図は画像データの読み出
し動作の詳細を説明するタイムチャー１へである。 １・・・ビットマツプメモリ（記憶部）、２・・・イン
ターフェイス、３・・システムバス、４・・・レーザプ
リンター（画像プリンター）、７・シフトレジスタ、 ２２・・・ＤＭＡ制御回路、

Claims (2)

【特許請求の範囲】
1. （１）画像情報をｎビットのパラレルデータ単位で記憶
   する記憶部と、画像のクロック信号に同期して入力され
   シリアルデータへ変換された前記画像情報のデータに基
   づきプリン１へする画像プリンターとを有し、前記記憶
   部の画像情報のデータをシステムバスを介して読み出す
   ことにより前記画像プリンターへ転送するように構成さ
   れた画像処理システムにおいて、 前記画像情報のデータの転送開始信号が得られたとき前
   記記憶部からｎビットのパラレルデータを読み出す第１
   の読み出し手段と、前記転送開始信号が得られた後は前
   記クロック信号のｎビット毎に発生するカウンタの出力
   パルスに応じて前記記憶部からｎビットのパラレルデー
   タを読み出す第２の読み出し手段と、読み出されたｎビ
   ットのパラレルデータを前記カウンタの出力パルスが得
   られたとき同時にセラ１−すると共に、前記カウンタの
   出力パルスが得られる間に前記セットされたｎビットの
   パラレルデータを画像のクロック信号に同期して１ビツ
   トずつシリアルデータとして前記画像プリンターへ出力
   するシフトレジスタとを有するＤＭＡ制御回路を、前記
   システムバスおよび画像プリンターの間を接続するイン
   ターフェイスに設けたことを特徴とする画像処理シス；
   ム。
2. （２）前記シフＩ・レジスタは、前記記憶部かｎビット
   のパラレルデータの読み出しを有効とするアクルッジ信
   号を出力した場合、読み出されたｎピッｌ−のパラレル
   データを該アクルソジ信号によリ一旦ラッチし、その後
   該ｎピッ１〜のパラレルデータを入力するように構成さ
   れたことを特徴とする特許請求の範囲第１項記載の画像
   処理システム。