JPS5961359A - ラインバツフア制御装置 - Google Patents
ラインバツフア制御装置Info
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- JPS5961359A JPS5961359A JP57171714A JP17171482A JPS5961359A JP S5961359 A JPS5961359 A JP S5961359A JP 57171714 A JP57171714 A JP 57171714A JP 17171482 A JP17171482 A JP 17171482A JP S5961359 A JPS5961359 A JP S5961359A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はラインバッファ制慴ｊ装置ｑに係り、ｌ持に口
木語ワードプロセッサ等の如く漢字を高速で印字するプ
リンタに鏑用するに好適１．【ラインバッファ制御架を
歳に関する。
木語ワードプロセッサ等の如く漢字を高速で印字するプ
リンタに鏑用するに好適１．【ラインバッファ制御架を
歳に関する。
日本語ワードブロセッザ等の如く漢字を高速に印字する
プリンタは／ラインあるいはλう・１７分のラインバッ
ファを具（１ｔｔｔ しているのが昔通である。
プリンタは／ラインあるいはλう・１７分のラインバッ
ファを具（１ｔｔｔ しているのが昔通である。
従来は、このラインバッファに１１４込んだ画素データ
ｔよ次に印字する画素データが゛、・）込−１ＪＬる直
前まで残っていた。そのため、毎回７９４７分の画素デ
ータを書込んで前の画素データを消去しなくて（・まな
らず、処理時間がかがると１／−１９問題があった。
ｔよ次に印字する画素データが゛、・）込−１ＪＬる直
前まで残っていた。そのため、毎回７９４７分の画素デ
ータを書込んで前の画素データを消去しなくて（・まな
らず、処理時間がかがると１／−１９問題があった。
し発明の目的〕
従って、本発明の目的は上記従来技術の問題点を解消し
、ラインバッファへの画素データの岩込は文字だけにし
、文字間の空白部はラインバッファのアドレスを変化さ
せるだけで空白の書込を実現スることにより、ラインバ
ッファへの書込スピードを向上させる事を可能プＬらし
めたラインパンフッ制御装置を提供するにある。
、ラインバッファへの画素データの岩込は文字だけにし
、文字間の空白部はラインバッファのアドレスを変化さ
せるだけで空白の書込を実現スることにより、ラインバ
ッファへの書込スピードを向上させる事を可能プＬらし
めたラインパンフッ制御装置を提供するにある。
上記目的を達成するために、本発明は印字データの少な
くとも７２４７分を格納するラインバッファと、ライン
バッファの読み出しに当って読み出し終了アドレスに空
白データを書込む手段と、ラインバッファに印字データ
を書込むに当って印字データの空白部では空白データを
停込まずにアドレスだけを進ｄ）る制御手段とを備える
ラインバッファ制御装置を提供するものである。
くとも７２４７分を格納するラインバッファと、ライン
バッファの読み出しに当って読み出し終了アドレスに空
白データを書込む手段と、ラインバッファに印字データ
を書込むに当って印字データの空白部では空白データを
停込まずにアドレスだけを進ｄ）る制御手段とを備える
ラインバッファ制御装置を提供するものである。
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例に係るラインバッファ制御装
置のブロック図である。同図に於いて。
置のブロック図である。同図に於いて。
セレクタｌはラインバッファ、２に書込むｎピットのデ
ータをセレクトする作用を有し、画素データＩＤと空白
データＳＤを分離する。ちなみに、ラインバッファλは
図示しな（βプリンタの７行分の画素データを保持する
。レジスタ３はラインバッフアコからプリンタへ出力す
るｎピットのデータを一時保持する。アドレスｆｉｉ制
御部Ｖはラインバッファλの胱出し書込み用のアドレス
を制御するべくアドレス信号ＡＤＲを送出する。また、
ラインバッファ制御部、ｔ ｉ、ｔラインバックアコの
読出信号工目〕、−１′ノ込信号ＷＴＡ、レジスタ３へ
の書込信号Ｗ ＴＲ、セレクタのセレク）［号ＳＥＬを
発生する０ 次に、ｆ５Ｊ’、、２図のタイムチャートに従って第１
図ｔｌ、１．Ｖ成の１１０作を説明する。ちなみに、第
２図（Ａ） ｆ−、Ｙセｌ／りｌ−信号Ｓ Ｅ Ｔ、、
同１：？２１（Ｂ）μ読出信号ＲＤ、同図（Ｃ）はレジ
スタ３への書込信号ＷＴＢ、同図０））はう・ｆンバッ
ン７Ｊへの書込信号ＷＴＡ、同図（Ｅ）はラインバッフ
ァλへのアドレス信号Ａ Ｌ） Ｒをぞ、Ｉ’ｔぞれ示
ずものである。一方、第２図のタイｌ、チャート中、′
Ｉ゛１は印字データを図示しな（βプリンタへ出力する
期間に相当し、Ｔ２は印字データをラインバッフアコに
書込む期間に相当する。
ータをセレクトする作用を有し、画素データＩＤと空白
データＳＤを分離する。ちなみに、ラインバッファλは
図示しな（βプリンタの７行分の画素データを保持する
。レジスタ３はラインバッフアコからプリンタへ出力す
るｎピットのデータを一時保持する。アドレスｆｉｉ制
御部Ｖはラインバッファλの胱出し書込み用のアドレス
を制御するべくアドレス信号ＡＤＲを送出する。また、
ラインバッファ制御部、ｔ ｉ、ｔラインバックアコの
読出信号工目〕、−１′ノ込信号ＷＴＡ、レジスタ３へ
の書込信号Ｗ ＴＲ、セレクタのセレク）［号ＳＥＬを
発生する０ 次に、ｆ５Ｊ’、、２図のタイムチャートに従って第１
図ｔｌ、１．Ｖ成の１１０作を説明する。ちなみに、第
２図（Ａ） ｆ−、Ｙセｌ／りｌ−信号Ｓ Ｅ Ｔ、、
同１：？２１（Ｂ）μ読出信号ＲＤ、同図（Ｃ）はレジ
スタ３への書込信号ＷＴＢ、同図０））はう・ｆンバッ
ン７Ｊへの書込信号ＷＴＡ、同図（Ｅ）はラインバッフ
ァλへのアドレス信号Ａ Ｌ） Ｒをぞ、Ｉ’ｔぞれ示
ずものである。一方、第２図のタイｌ、チャート中、′
Ｉ゛１は印字データを図示しな（βプリンタへ出力する
期間に相当し、Ｔ２は印字データをラインバッフアコに
書込む期間に相当する。
さて、ラインバッファ１の内容を図示しないプリンタへ
出力する場合、ラインバッファ制御部ｊはセレクト信号
ＳＥＬを発生する。その後、ラインバッファ制御部Ｓは
読出し信号ＲＤを発生し、アドレス制御部弘の示すアド
レス信号ＡＤＲＫ対応するラインバッファλからデータ
が読出される。
出力する場合、ラインバッファ制御部ｊはセレクト信号
ＳＥＬを発生する。その後、ラインバッファ制御部Ｓは
読出し信号ＲＤを発生し、アドレス制御部弘の示すアド
レス信号ＡＤＲＫ対応するラインバッファλからデータ
が読出される。
次にラインバッファ制御部Ｓは闇込信号ＷＴＢを発生し
ラインバックアコのデータをレジスタ３に書込む。レジ
スタ３に書込寸れたデータｔ」、プリンタへ送出される
。次に、ラインバッファ制御部ｊは書込（ｉ号ＷＴＡを
発生する。このとき、セレクタｌは空白データＳＤが有
効にブ、Ｃつでいて、空白データが同一アドレスのライ
ンバッファに翅込捷れる。しかる後、アドレス制御部ｌ
Ａはアドレス信号ＡＤＨをカウントアツプする。このよ
うに制御することによってラインバッファＪの内容が全
′Ｃプリンタ側へ転送された後はラインバック７−ｚの
内容はすべて空白デ〜りＳＤでクリアされていることに
なる。
ラインバックアコのデータをレジスタ３に書込む。レジ
スタ３に書込寸れたデータｔ」、プリンタへ送出される
。次に、ラインバッファ制御部ｊは書込（ｉ号ＷＴＡを
発生する。このとき、セレクタｌは空白データＳＤが有
効にブ、Ｃつでいて、空白データが同一アドレスのライ
ンバッファに翅込捷れる。しかる後、アドレス制御部ｌ
Ａはアドレス信号ＡＤＨをカウントアツプする。このよ
うに制御することによってラインバッファＪの内容が全
′Ｃプリンタ側へ転送された後はラインバック７−ｚの
内容はすべて空白デ〜りＳＤでクリアされていることに
なる。
一方、ラインバッファλに画素データＩＤを書込む場合
、ラインバッファ制御部ｊはセレクト信号ＳＥＬをリセ
ットする。セレクト信−号ＳＥＬがリセットされると画
素データＩＤがラインバッファλの人力としてセレクタ
／にてセレクトされる。
、ラインバッファ制御部ｊはセレクト信号ＳＥＬをリセ
ットする。セレクト信−号ＳＥＬがリセットされると画
素データＩＤがラインバッファλの人力としてセレクタ
／にてセレクトされる。
次に、ラインバッファｊｆｊｌｌ口ｎ＋ ＝＋ ｓは畳
込信号ＷＴＡを発生し、アドレス制徊１部弘が出力する
アドレス信号ＡＤＨに対応するラインバッファλのアド
レスに画素データＩＤを肯込む。アドレス制御１部μは
書込みが実行された後にアドレス信号ＡＤＨをカウント
アツプしていく。
込信号ＷＴＡを発生し、アドレス制徊１部弘が出力する
アドレス信号ＡＤＨに対応するラインバッファλのアド
レスに画素データＩＤを肯込む。アドレス制御１部μは
書込みが実行された後にアドレス信号ＡＤＨをカウント
アツプしていく。
このように、画素データＩＤを１回書込んで１個の文字
分の画素データＩＤがラインバッフアコの所定のアドレ
ス位置に書き込筐れた事となる。
分の画素データＩＤがラインバッフアコの所定のアドレ
ス位置に書き込筐れた事となる。
この後、次の文字との間の空白を書込む必要があるが、
ラインバッファλは予め空白データＳＤでクリアされて
いるため、アドレス制御部弘が出力して（八るアドレス
信号を空白部に相当するアドレスｌからｍへと変化させ
るのみで空白ビットの書込みを実現することができる。
ラインバッファλは予め空白データＳＤでクリアされて
いるため、アドレス制御部弘が出力して（八るアドレス
信号を空白部に相当するアドレスｌからｍへと変化させ
るのみで空白ビットの書込みを実現することができる。
第３図は上述の動作に於けるラインバッファ２内のデー
タの動きを示す説明図で、同図（４）は図示しな（へプ
リンタに出力する前のラインバッファλの内部データの
状態である。データはプリントアウトする形に基いて文
字部と空白部が並んでいる。
タの動きを示す説明図で、同図（４）は図示しな（へプ
リンタに出力する前のラインバッファλの内部データの
状態である。データはプリントアウトする形に基いて文
字部と空白部が並んでいる。
同図（Ｂ）はプリンタに出力された文字部の一部分が空
白データに置き換えられた状態を示して因る。
白データに置き換えられた状態を示して因る。
１だ、同図（Ｃ）Ｆｉラインバッンアλの内容が全部プ
リンタに出力された後の状態であり、このときラインバ
ッファｄ内は全て空白データとなっており、クリアされ
た状態となっている。次に、同図の）に１、新たな文字
データが書き込せれた状態を示すものである。この場合
、文字部はラインバッファλに正規に書込まれるが、一
方空白部の書込みはラインバッファλのアドレスを変化
させるだけで実行される。
リンタに出力された後の状態であり、このときラインバ
ッファｄ内は全て空白データとなっており、クリアされ
た状態となっている。次に、同図の）に１、新たな文字
データが書き込せれた状態を示すものである。この場合
、文字部はラインバッファλに正規に書込まれるが、一
方空白部の書込みはラインバッファλのアドレスを変化
させるだけで実行される。
つ壕り、本実施例に於いては、う・ｆンバｙファコに文
字間の空白データを書込む動作を、ラインバッフアコの
書込アドレスを変化させるだけで実現しているため、ラ
インバッフアユへの文字データの墾１込み時間を大幅に
短縮することができる。
字間の空白データを書込む動作を、ラインバッフアコの
書込アドレスを変化させるだけで実現しているため、ラ
インバッフアユへの文字データの墾１込み時間を大幅に
短縮することができる。
第弘図は本発明の他の実施例に係るラインノ（・７フア
制御装置のブロック図である。同図に於いて、ラインバ
ッファλはセレクタｌを介して人力されるｎビｙ）の文
字データの各ビット毎に対応してｎラインのレジスタか
ら構成されるＱ一方、レジスタフＯはラインバッファλ
を構成するｎラインのレジスタの第λラインから第ｎラ
インに対応して設ケられるｌビットシフトレジスタをｎ
−／個並列配貿すると共に、空白ビ・ソトＳＰ用に／ビ
・ソト分のレジスタを設けて構成される。１だ、レジス
タ３０はラインバッファ２を構成するｎラインのレジス
タの第１ラインに対応して設けられる／ピ・ノドのレジ
スタ構成を有する０ 次に、第５図のタイムチャートに従ってｉｇ図構成の動
作を説明する。ちなみに、第５図（Ａ）はセレクト信号
ＳＥＬ、同図（Ｂ）は読、小信号ＲＤ、同図（Ｃ）はレ
ジスタ３への書込・信号ＷＴＢ、同図の）はラインバッ
フアコへの男゛込信号ＷＴＡ、同図（Ｅ）はラインバッ
ファλへのアドレス信号ＡＤＨをそれぞれ示すものであ
る。一方ｓ ａ ’図のタイムチャ−ト中、Ｔ１は印字
データを図示しないプリンタへ出力する期間に相当し、
Ｔ２は印字データをラインバッフ７２に、書込む期間に
相当する。
制御装置のブロック図である。同図に於いて、ラインバ
ッファλはセレクタｌを介して人力されるｎビｙ）の文
字データの各ビット毎に対応してｎラインのレジスタか
ら構成されるＱ一方、レジスタフＯはラインバッファλ
を構成するｎラインのレジスタの第λラインから第ｎラ
インに対応して設ケられるｌビットシフトレジスタをｎ
−／個並列配貿すると共に、空白ビ・ソトＳＰ用に／ビ
・ソト分のレジスタを設けて構成される。１だ、レジス
タ３０はラインバッファ２を構成するｎラインのレジス
タの第１ラインに対応して設けられる／ピ・ノドのレジ
スタ構成を有する０ 次に、第５図のタイムチャートに従ってｉｇ図構成の動
作を説明する。ちなみに、第５図（Ａ）はセレクト信号
ＳＥＬ、同図（Ｂ）は読、小信号ＲＤ、同図（Ｃ）はレ
ジスタ３への書込・信号ＷＴＢ、同図の）はラインバッ
フアコへの男゛込信号ＷＴＡ、同図（Ｅ）はラインバッ
ファλへのアドレス信号ＡＤＨをそれぞれ示すものであ
る。一方ｓ ａ ’図のタイムチャ−ト中、Ｔ１は印字
データを図示しないプリンタへ出力する期間に相当し、
Ｔ２は印字データをラインバッフ７２に、書込む期間に
相当する。
さて、ラインバッファλの内容を図示しないプリンタへ
出力するとき、ラインバッファ１ｂす両部ｊはセレクト
信号ＳＥＬを発生する。その後、ラインバッファ制御部
ｊは読出信号ＲＤを発生し、アドレス制御部弘の出力す
るアドレス信号Ａ Ｄ Ｒに対応するラインバッファλ
からデータが読出される。次に、ラインバッファ制御部
ｊは書込信号ＷＴＢを発生し、ラインバッファλのデー
タをｌビットのレジスタ３０及びｎビットのレジスタ１
１０に書込む。このときラインバッファｄの第１ライン
Ｃ」、レジスタ３０に、第２ラインはｎビットのレジス
タブＯのｌビット目に書込１れ、し・ジスタフθのｎヒ
゛ソト目には空白ピッ）ＳＰが別込せれる。
出力するとき、ラインバッファ１ｂす両部ｊはセレクト
信号ＳＥＬを発生する。その後、ラインバッファ制御部
ｊは読出信号ＲＤを発生し、アドレス制御部弘の出力す
るアドレス信号Ａ Ｄ Ｒに対応するラインバッファλ
からデータが読出される。次に、ラインバッファ制御部
ｊは書込信号ＷＴＢを発生し、ラインバッファλのデー
タをｌビットのレジスタ３０及びｎビットのレジスタ１
１０に書込む。このときラインバッファｄの第１ライン
Ｃ」、レジスタ３０に、第２ラインはｎビットのレジス
タブＯのｌビット目に書込１れ、し・ジスタフθのｎヒ
゛ソト目には空白ピッ）ＳＰが別込せれる。
次に、ｌビットのレジスタ３０のビノトハプリンタへ送
出されるが、ｎビットのレジスタブ０の内容はセレクタ
ｌの１つの人力になっている。
出されるが、ｎビットのレジスタブ０の内容はセレクタ
ｌの１つの人力になっている。
次に、ラインバッファ制御部ｊは読出信号ＲＤ及び書込
信号ＷＴＢをリセットし、書込信号ＷＴ八を発生する。
信号ＷＴＢをリセットし、書込信号ＷＴ八を発生する。
このとき、セレクタ／はレジスタフθ側が有効になって
いて、ｌビットシフトされたデータがラインバッフアノ
の同一アドレス上に肯込寸れる。しかる後に、アドレス
制御部ｊはアドレス信号Ａ Ｉ） Ｒをカウントアツプ
する。このよりＫ ｉ！ｉｌｌ ｆ＋！＋１ すること
によって、ラインパ・ンファーの内容が全てプリンタへ
転送された後Ｉ：１、ラインバッファλの内容ｔますべ
て空白ピッｌ−Ｓ Ｐでクリアされて−ることになる。
いて、ｌビットシフトされたデータがラインバッフアノ
の同一アドレス上に肯込寸れる。しかる後に、アドレス
制御部ｊはアドレス信号Ａ Ｉ） Ｒをカウントアツプ
する。このよりＫ ｉ！ｉｌｌ ｆ＋！＋１ すること
によって、ラインパ・ンファーの内容が全てプリンタへ
転送された後Ｉ：１、ラインバッファλの内容ｔますべ
て空白ピッｌ−Ｓ Ｐでクリアされて−ることになる。
一方、ラインバッファ２に画素データＩＤを書込む場合
、ラインバッファ制御部！はセレクト信号ＳＥＬをリセ
ットする。セレクト信号ＳＥＬがリセットされると、セ
レクタｌに於いては画素データＩ Ｉ）がラインバッフ
ァＪの人力としてセレクトされる。次に、ラインバッフ
ァ制御部ｊは１１込信号ＷＴＡを発生しアドレス制御部
弘が送出するアドレス信号ＡＤＨに対応するラインバッ
ファλのアドレスに画素データＩＤを書込む、アドレス
制御部弘は書込が実行さｊｔた後、アドレス信号をカウ
ントアツプしてい〈０ このように、画素データＩＤを１回書込んで１個の文字
部の画素データＩＤがラインバッファλの所定のアドレ
ス位置に１込ｉれブこ事となる。この後、次の文字との
間の空白な良込む必要があるが、このラインバッファ１
は予め空白ビヅ）ＳＰでクリアされて（Ａるため、アト
ｌ／ス１７御部弘が出力して１ハるアドレスを空白部に
相当するアドレスｌからｍへ変化させるのみで空白ビｙ
）の■−込を実現することができる。
、ラインバッファ制御部！はセレクト信号ＳＥＬをリセ
ットする。セレクト信号ＳＥＬがリセットされると、セ
レクタｌに於いては画素データＩ Ｉ）がラインバッフ
ァＪの人力としてセレクトされる。次に、ラインバッフ
ァ制御部ｊは１１込信号ＷＴＡを発生しアドレス制御部
弘が送出するアドレス信号ＡＤＨに対応するラインバッ
ファλのアドレスに画素データＩＤを書込む、アドレス
制御部弘は書込が実行さｊｔた後、アドレス信号をカウ
ントアツプしてい〈０ このように、画素データＩＤを１回書込んで１個の文字
部の画素データＩＤがラインバッファλの所定のアドレ
ス位置に１込ｉれブこ事となる。この後、次の文字との
間の空白な良込む必要があるが、このラインバッファ１
は予め空白ビヅ）ＳＰでクリアされて（Ａるため、アト
ｌ／ス１７御部弘が出力して１ハるアドレスを空白部に
相当するアドレスｌからｍへ変化させるのみで空白ビｙ
）の■−込を実現することができる。
第６図は上述の動作に於けるフィンバソノアλ内のデ〜
りの動きを示す説明図で、同図（Ａ）は図示しな旨プリ
ンタに画素データを出力する前のラインバッファ、２の
内部データの状態である。データはプリントアウトする
形に基１ハて文字部と空白部ガ並んでいる。同図（Ｂ）
ｔｄプリンタに出力されブこ文字部の一部のビットが
押し出され下位の方から空白ビットＳＰが入ってきた状
態を示すものである。
りの動きを示す説明図で、同図（Ａ）は図示しな旨プリ
ンタに画素データを出力する前のラインバッファ、２の
内部データの状態である。データはプリントアウトする
形に基１ハて文字部と空白部ガ並んでいる。同図（Ｂ）
ｔｄプリンタに出力されブこ文字部の一部のビットが
押し出され下位の方から空白ビットＳＰが入ってきた状
態を示すものである。
次に、同図（Ｃ）はラインバッファー〇内部が全部プリ
ンタに出力された後の状態であり、このときラ−（ンハ
ッファ、２は全て空白ビットＳＰとなっており、クリア
された状態となっている。舊た、同図ＣＤ） ｔ、Ｊ：
新たな文字データが１込甘れた状態を示すものである。
ンタに出力された後の状態であり、このときラ−（ンハ
ッファ、２は全て空白ビットＳＰとなっており、クリア
された状態となっている。舊た、同図ＣＤ） ｔ、Ｊ：
新たな文字データが１込甘れた状態を示すものである。
この場合、文字部はラインバッフアコに正規に脅込せれ
るが、一方空白部の宵込みはラインバッファ！のアドレ
スを変化させるだけで実行されるものである○ つ甘り、本実施例に於いても、第１の実施例とＩＭＩ
ｌ１ｍに、ラインバックアノに文字間の空白データを下
４込む動作をラインバッファ！の書込みアドレスの変化
だけで実現して１ｂるため、ラインバッファＪへの文字
データの書き込み時間を大幅に短縮することが出来る。
るが、一方空白部の宵込みはラインバッファ！のアドレ
スを変化させるだけで実行されるものである○ つ甘り、本実施例に於いても、第１の実施例とＩＭＩ
ｌ１ｍに、ラインバックアノに文字間の空白データを下
４込む動作をラインバッファ！の書込みアドレスの変化
だけで実現して１ｂるため、ラインバッファＪへの文字
データの書き込み時間を大幅に短縮することが出来る。
ものである。
第７図は本発明の更に別の実施例に係るラインバッファ
制御装置のブロック図である。第７図の構成の第１図構
成と異なる点は、ｎビｙ）のレジスタ３をパラレル人出
カーシリアル入出力タイプのものとしレジスタ３のパラ
レルｌｆＩ力ヲセレクタの１つの入力とした事である。
制御装置のブロック図である。第７図の構成の第１図構
成と異なる点は、ｎビｙ）のレジスタ３をパラレル人出
カーシリアル入出力タイプのものとしレジスタ３のパラ
レルｌｆＩ力ヲセレクタの１つの入力とした事である。
同図構成に於いてはラインバッフアコから並列ｎビット
の印字データを書込信号ＷＴＢに工りレジスタ３に並列
人力した後、ラインバッファ制御部ｊよシレジスタ３に
シフトハルスＳＦＴをヵえ、シリアルデ〜りをプリンタ
に送出しながら空白ビットＳＰをｎビットのレジスタ３
に直列に書込筐せる。次に、ラインバッファｌのアドレ
スの更新に当って、レジスタ３の内容をセレクタｌを介
してラインバックアコに戻すことにより、ラインバッフ
ァ、２［データの読出しを行プエいながら空白データを
設定することが可能となって来る。
の印字データを書込信号ＷＴＢに工りレジスタ３に並列
人力した後、ラインバッファ制御部ｊよシレジスタ３に
シフトハルスＳＦＴをヵえ、シリアルデ〜りをプリンタ
に送出しながら空白ビットＳＰをｎビットのレジスタ３
に直列に書込筐せる。次に、ラインバッファｌのアドレ
スの更新に当って、レジスタ３の内容をセレクタｌを介
してラインバックアコに戻すことにより、ラインバッフ
ァ、２［データの読出しを行プエいながら空白データを
設定することが可能となって来る。
第７し１構成に於すても、第１図、第μ図の１１η成と
全く同様に、データの読出しに伴って読出し終了アドレ
スに順次空白データの謬込みを行うことでラインバッフ
ァのクリアを行う事が出来るため、次の画素データの設
定に当ってＹ＃込み時間を大幅に短縮することが出来る
ものである。
全く同様に、データの読出しに伴って読出し終了アドレ
スに順次空白データの謬込みを行うことでラインバッフ
ァのクリアを行う事が出来るため、次の画素データの設
定に当ってＹ＃込み時間を大幅に短縮することが出来る
ものである。
以上述べた如く、本発明Ｇてよれば、ラインバッファを
介してプリンタ等へ文字データ等を送出するシステムに
於（八て、ラインバッファへのデータ書込み時間を大＠
に短縮する事を可能ならしめ、システム効率の向上−や
全住処〕−１■時間の短縮の」二で効果的なラインバッ
ファ制御装置を得ることが出来るものである。
介してプリンタ等へ文字データ等を送出するシステムに
於（八て、ラインバッファへのデータ書込み時間を大＠
に短縮する事を可能ならしめ、システム効率の向上−や
全住処〕−１■時間の短縮の」二で効果的なラインバッ
ファ制御装置を得ることが出来るものである。
第１図は本発明の一実施例に係るシーインバッファ１１
□制御装置のブロック図、 柁、２図はへ）、７図構成の動イ゛［を説明するための
タイムチャート、 第３図は第１図構成に於けるラインバックアコのデータ
の動きを示′す説明図、 ２１１図は本発明の他の実施例に係るラインバッファ制
御装置のブロック図、 第ｊ図Ｑ」、第弘図構成の動作を説明するためのタイム
チャート。 第６図は第グ図摺成に於けるラインバックアコのデータ
の動きを示す説明図、 ｈｓ ７ ｗ＋は本発明の更に別の実力ｍ例に係るライ
ンバッファ制御装置のブロック図である。 ｌ・・・セレクタ１．Ｚ・・・ラインバッファ、３，３
０゜ｔｙｏ・・・レジスタ、弘・・・アドレス制御部、
ｊ・・・ラインバッファ制御部
□制御装置のブロック図、 柁、２図はへ）、７図構成の動イ゛［を説明するための
タイムチャート、 第３図は第１図構成に於けるラインバックアコのデータ
の動きを示′す説明図、 ２１１図は本発明の他の実施例に係るラインバッファ制
御装置のブロック図、 第ｊ図Ｑ」、第弘図構成の動作を説明するためのタイム
チャート。 第６図は第グ図摺成に於けるラインバックアコのデータ
の動きを示す説明図、 ｈｓ ７ ｗ＋は本発明の更に別の実力ｍ例に係るライ
ンバッファ制御装置のブロック図である。 ｌ・・・セレクタ１．Ｚ・・・ラインバッファ、３，３
０゜ｔｙｏ・・・レジスタ、弘・・・アドレス制御部、
ｊ・・・ラインバッファ制御部
Claims (3)
- （１）印字データの少ノよくともｌライフ分を格納する
ラインバッファと、う・ｆンバッファの読み出しに当っ
てＰｔ’ｌｅみ出し終了アドレスに空白データを）↓１
き込む手段と、ラインバッファｒｔｃ印字データを−１
１１き込むに当って印字データの空白部でＣ１Ｌ空白デ
ータを書き込筐ずにアドレスだけを進ｄ）る制御手段と
を備える事を特徴とするシー１フフ１フ７；間預１ｊ装
置紅。 - （２）ラインバッファがピントパラＩ／ル転送形のもの
である事をＩｆ、ｊ７徴とする特許請求の範囲Ｃ１１ノ
項に記載のラインバッファ制御装置。 - （３）ラインバッファガピットシリアル転送形のもので
ある事を特徴とする特許請求の範囲第１項に記載のライ
ンバッファ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171714A JPS5961359A (ja) | 1982-09-30 | 1982-09-30 | ラインバツフア制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171714A JPS5961359A (ja) | 1982-09-30 | 1982-09-30 | ラインバツフア制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961359A true JPS5961359A (ja) | 1984-04-07 |
Family
ID=15928311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171714A Pending JPS5961359A (ja) | 1982-09-30 | 1982-09-30 | ラインバツフア制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961359A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100950A (ja) * | 1982-11-30 | 1984-06-11 | Fujitsu Ltd | 印字制御方式 |
| JPS59193663A (ja) * | 1983-04-18 | 1984-11-02 | Oki Electric Ind Co Ltd | バツフアメモリ制御方式 |
| JPS62142466A (ja) * | 1985-12-17 | 1987-06-25 | Matsushita Graphic Commun Syst Inc | 画情報処理装置 |
| JPS63227355A (ja) * | 1987-03-17 | 1988-09-21 | Nippon Kodatsuku Kk | 熱転写プリンタ・ヘツド用発熱体駆動回路 |
-
1982
- 1982-09-30 JP JP57171714A patent/JPS5961359A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100950A (ja) * | 1982-11-30 | 1984-06-11 | Fujitsu Ltd | 印字制御方式 |
| JPS59193663A (ja) * | 1983-04-18 | 1984-11-02 | Oki Electric Ind Co Ltd | バツフアメモリ制御方式 |
| JPH0151228B2 (ja) * | 1983-04-18 | 1989-11-02 | Oki Electric Ind Co Ltd | |
| JPS62142466A (ja) * | 1985-12-17 | 1987-06-25 | Matsushita Graphic Commun Syst Inc | 画情報処理装置 |
| JPH0646766B2 (ja) * | 1985-12-17 | 1994-06-15 | 松下電送株式会社 | 画情報処理装置 |
| JPS63227355A (ja) * | 1987-03-17 | 1988-09-21 | Nippon Kodatsuku Kk | 熱転写プリンタ・ヘツド用発熱体駆動回路 |
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