JPH07256947A - 印字データ転送処理方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、複数ピン配列の印字ヘッドに与える
印字データをメモリから印字データバッファへとデータ
転送する印字データ転送処理方式に関し、簡略な構成に
従いつつ効率的なデータ転送の実現を目的とする。 【構成】メモリを印字ヘッドのピン配列に対応させて複
数用意する構成を採って、その各々に、対となるピン配
列ヘッドの印字データを格納する構成を採り、かつ、基
準ピン配列ヘッドと他ピン配列ヘッドとの間のドット間
隔と、１印字データ単位のデータ転送回数とから規定さ
れるアドレス変位を管理する管理手段１３と、基準ピン
配列ヘッドで印字する印字データのアドレスを指定して
データ転送要求が発行されるときに、管理手段１３のア
ドレス変位を使ってその発行アドレスを変換する算出手
段１４とを備え、発行アドレスと変換アドレスとにより
読み出される印字データをバッファへ転送していくよう
に構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルドットプリン
タの持つ複数ピン配列の印字ヘッドに与える印字データ
を、メモリから印字データバッファへとデータ転送する
印字データ転送処理方式に関し、特に、簡略な構成に従
いつつ効率的なデータ転送を実現する印字データ転送処
理方式に関する。

【０００２】プリンタでデータを印字するときには、印
字データをＲＡＭから印字データバッファへとデータ転
送していくことになる。効率的な印字処理を実現するた
めにも、このデータ転送を効率的に実行する構成を構築
していく必要がある。

【０００３】

【従来の技術】シリアルドットプリンタの印字ヘッド
は、文字の高密度化に対処し、低騒音化を実現するため
に、ピンを複数の配列に配置するという複数ピン配列の
構成を採っている。例えば、図１３に示すように、ピン
を奇数ピン配列と偶数ピン配列とで千鳥に配列して、隣
接する奇数ピンの間の印字位置を偶数ピンが担当すると
いう構成を採っているのである。

【０００４】従来、このような複数ピン配列の印字ヘッ
ドを用いるときには、ピン配列数分のＤＭＡチャネルを
用意して、これらのＤＭＡチャネルを用いて、印字デー
タをＲＡＭから印字データバッファへとＤＭＡ転送する
という構成を採っていた。

【０００５】すなわち、上述の２列千鳥配列の印字ヘッ
ドを例にして説明するならば、奇数ピンを配列するピン
配列（以下、Ａ列ピンと称することがある）と、偶数ピ
ンを配列するピン配列（以下、Ｂ列ピンと称することが
ある）とで、印字データの１印字データ単位を印字する
ことになるのであるが、ＲＡＭに展開される印字データ
の各印字データ単位には、同時の印字対象とはならない
Ａ列ピンの印字担当部分と、Ｂ列ピンの印字担当部分と
が混在するので、従来では、ＤＭＡチャネルを２つ用意
して、この２つのＤＭＡチャネルを使って、同一印字デ
ータをＲＡＭから印字データバッファへと２回転送する
という構成を採っていたのである。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、印字ヘッドのピン配列数
がＮ列である場合には、Ｎ個のＤＭＡチャネルが必要に
なるという問題点があった。そして、各ＤＭＡチャネル
の転送するデータには、１／Ｎの割合の有効データしか
含まれていないことから、データ転送効率が劣化するこ
とでＣＰＵの処理能力ダウンをもたらすという問題点が
あった。

【０００７】このような問題点の解決を図るために、印
字データのＤＭＡ転送を１回だけ行って、受け側で、転
送されてきた印字データをピン配列間隔分だけ遅延させ
るという技術が用いられるようになってきた。すなわ
ち、特定のピン配列にのみそのまま有効となる印字デー
タをＤＭＡ転送する構成を採って、他ピン配列の印字す
る印字データについては、受け側で、その転送されてき
た印字データをピン配列間隔分だけ遅延させていくこと
で得ていくという技術が用いられるようになってきたの
である。

【０００８】確かに、このような技術に従うと、ＤＭＡ
チャネルを１つ用意すれば足り、データ転送効率も劣化
しないものの、遅延のためのシフトレジスタが必要とな
ることから、印字ヘッドのピン配列数が多いときや、ピ
ン配列間隔が広い場合には、シフトレジスタの容量が増
大することでコスト高になるという問題点が出てくるこ
とになる。

【０００９】本発明はかかる事情に鑑みてなされたもの
であって、シリアルドットプリンタの持つ複数ピン配列
の印字ヘッドに与える印字データを、メモリから印字デ
ータバッファへとデータ転送するときに、そのデータ転
送を簡略な構成に従いつつ効率的に実行できるようにす
る新たな印字データ転送処理方式の提供を目的とする。

【００１０】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は本発明を具備するシリアルドッ
トプリンタであって、複数ピン配列の印字ヘッドを使っ
て印字データをプリントアウトするものである。

【００１１】このシリアルドットプリンタ１は、ＣＰＵ
１０と、メモリ１１-i（ｉ＝０〜ｎ）と、印字データバ
ッファ１２と、管理手段１３-i（ｉ＝１〜ｎ）と、算出
手段１４-i（ｉ＝１〜ｎ）と、データバス１５と、アド
レスバス１６とを備える。

【００１２】ＣＰＵ１０は、ＤＭＡコントローラ機能を
備えて、このＤＭＡコントローラ機能に従って、印字デ
ータをメモリ１１-iから印字データバッファ１２へと転
送する。

【００１３】メモリ１１-iは、印字ヘッドのピン配列に
対応して複数用意されて、その各々が、対となるピン配
列ヘッドの印字する印字データを格納する。ここで、メ
モリ１１-0が、基準となるピン配列ヘッドに対応付けら
れるものとする。

【００１４】印字データバッファ１２は、メモリ１１-i
の展開する印字データを受け取って、図示しない印字ヘ
ッドドライバに渡す。管理手段１３-iは、基準ピン配列
ヘッド以外のピン配列ヘッド対応に用意されて、基準ピ
ン配列ヘッドと対となるピン配列ヘッドとの間のドット
間隔と、１印字データ単位のデータ転送回数とから規定
されるアドレス変位を管理する。

【００１５】算出手段１４-iは、基準ピン配列ヘッド以
外のピン配列ヘッド対応に用意されて、基準ピン配列ヘ
ッドで印字する印字データのアドレスを指定してデータ
転送要求が発行されるときに、その発行アドレスと、対
となる管理手段１３の管理するアドレス変位とを加算す
ることで、対となるメモリに与えるアドレスを算出す
る。

【００１６】データバス１５は、データ転送路を形成す
る。アドレスバス１６は、アドレス転送路を形成する。

【００１７】

【作用】本発明では、印字ヘッドとして２列千鳥配列の
２４ピンのものを使い、データバス１５として８ビット
のものを使うことで説明するならば、図２（ａ）に例示
するように、１印字データ単位となる２４ビットの印字
データを、３回に分けてメモリ１１-iから印字データバ
ッファ１２へと転送していくことになる。

【００１８】従来技術では、図２（ｂ）に示すように、
この転送印字データを単一構成のメモリに転送順に格納
していく構成を採っているが、これでは、８ビットの転
送印字データの中に、同時印字対象とならないＡ列ピン
で印字する印字データ部分と、Ｂ列ピンで印字する印字
データ部分とが混在してしまうことになる。

【００１９】これから、本発明では、図３（ａ）に示す
ように、印字ヘッドのＡ列ピンとＢ列ピンとの間のドッ
ト間隔が３ドットの例で説明するならば、Ａ列ピンが基
準ピン配列であるときには、図３（ｂ）に示すように、
８ビットの転送印字データの中に含まれるＢ列ピンで印
字するデータ（図中の×）は、本来、「３回×３ドッ
ト」後ろのアドレス位置のものであるという点を考慮し
て、Ａ列ピンで印字するデータ（図中の○）について
は、２つ用意されるメモリ１１-0,1の内のメモリ１１-0
に格納するとともに、Ｂ列ピンで印字するデータについ
ては、他方のメモリ１１-1に格納する構成を採り、更
に、Ｂ列ピンに対応付けられる管理手段１３-1が、この
「３×３」のアドレス変位を管理する構成を採る。

【００２０】この構成を採るときにあって、ＣＰＵ１０
の備えるＤＭＡコントローラ機能が、基準ピン配列のＡ
列ピンで印字する印字データのアドレスを指定して８ビ
ット印字データのデータ転送要求を発行すると、その発
行アドレスを受けて、メモリ１１-0は、その発行アドレ
スの指すＡ列ピン印字の４ビットデータを読み出す。一
方、このとき、Ｂ列ピンに対応付けられる算出手段１４
-1は、管理手段１３-1の管理するアドレス変位と、その
発行アドレスとを加算することで求めた変換アドレスを
メモリ１１-1に与え、この変換アドレスを受けて、メモ
リ１１-1は、メモリ１１-0から読み出される印字データ
と同時印字対象となるＢ列ピン印字の４ビットデータを
読み出す。

【００２１】このようにして読み出された合計８ビット
の印字データは、データバス１５を介して、印字データ
バッファ１２へと転送されていく。従って、Ａ列ピン
（Ｂ列ピン）の印字データのＤＭＡ転送を行うだけで、
同時印字対象となるＢ列ピン（Ａ列ピン）の印字データ
も同時に転送されていくことになる。

【００２２】このように、本発明では、複数ピン配列の
印字ヘッドを用いて印字データを印字するときにあっ
て、１つのＤＭＡチャネルを用意するだけで、しかも、
大容量のシフトレジスタを用いる必要のない簡略な構成
に従って、メモリから印字データバッファへの印字デー
タ転送を実現できるようになる。

【００２３】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。本発明を具備するシリアルドットプリンタ１は、一
般のシリアルドットプリンタと同様、印字データの編集
時には、用紙送り方向とは無関係に、図４に示すよう
に、印字データを規定の向きでメモリに展開する構成を
採る。ここで、この図では、便宜上、印字データを２５
６バイトで想定している。

【００２４】このようなメモリ展開構成を採ると、図５
（ａ）に図示する印字モード（以下、ａ印字モードと称
する）と、図５（ｂ）に図示する印字モード（以下、ｂ
印字モードと称する）と、図６（ａ）に図示する印字モ
ード（以下、ｃ印字モードと称する）と、図６（ｂ）に
図示する印字モード（以下、ｄ印字モードと称する）と
いう４種類の印字モードが存在することになる。ここ
で、図中の数値はデータ転送順序を表している。

【００２５】すなわち、ａ印字モードは、用紙送り方向
が印字データのメモリ展開方向と同一方向であって、印
字ヘッドがアドレスの昇順となる左から右へと移動（以
下、正方向の移動と称する）するという印字モードであ
る。従って、図４の印字データは、「(1) →(2) →(3)
→・・・」という順序で転送されることになる。また、
ｂ印字モードは、用紙送り方向が印字データのメモリ展
開方向と同一方向であって、印字ヘッドがアドレスの降
順となる右から左へと移動（以下、逆方向の移動と称す
る）するという印字モードである。従って、図４の印字
データは、「(256) →(255) →(254) →・・・」という
順序で転送されることになる。

【００２６】また、ｃ印字モードは、用紙送り方向が印
字データのメモリ展開方向と逆方向であって、印字ヘッ
ドが正方向へ移動するという印字モードである。従っ
て、図４の印字データは、「(256) →(255) →(254) →
・・・」という順序で転送されることになる。また、ｄ
印字モードは、用紙送り方向が印字データのメモリ展開
方向と逆方向であって、印字ヘッドが逆方向へ移動する
という印字モードである。従って、図４の印字データ
は、「(1) →(2) →(3) →・・・」という順序で転送さ
れることになる。

【００２７】これから、印字ヘッドとして２列千鳥配列
のものを使用する場合、このａ／ｂ印字モードと、この
ｃ／ｄ印字モードとでは、ＤＭＡ転送の基準アドレスが
異なるものとなる。例えば、ａ／ｂ印字モードでは、Ａ
列ピンを基準とするＤＭＡ転送が実行されるのに対し
て、ｃ／ｄ印字モードでは、Ｂ列ピンを基準とするＤＭ
Ａ転送が実行されることになる。

【００２８】このようなことを前提としつつ、以下、本
発明の実施例について説明する。ここで、実施例では、
印字ヘッドとして２列千鳥配列の２４ピンのものを使用
することを想定し、８ビットを単位として印字データを
転送していくことを想定する。

【００２９】図７に、本発明を具備するシリアルドット
プリンタ１の一実施例を図示する。図中、２０は印字ヘ
ッド、２１はＤＭＡコントローラ機能を備えるＣＰＵ、
２２はデータバス、２３はアドレスバス、２４はＲＯ
Ｍ、２５-1はＡ列用ＲＡＭ、２５-2はＢ列用ＲＡＭ、２
６はデータ加工回路、２７-i（ｉ＝１〜３）はデータラ
ッチ回路、２８は印字データバッファ、２９は印字パル
ス生成回路、３０は印字ヘッドドライバ、３１は印字タ
イミング制御回路、３２は印字データ転送制御回路、３
３はアドレス変換回路である。

【００３０】このＡ列用ＲＡＭ２５-1は、Ａ列ピンの印
字する印字データを格納する。Ｂ列用ＲＡＭ２５-2は、
Ｂ列ピンの印字する印字データを格納する。データ加工
回路２６は、ＲＡＭ２５-iから転送されてくる８ビット
の印字データを受け取って、ａ／ｂ印字モードのときに
は、そのままデータラッチ回路２７-iに渡し、ｃ／ｄ印
字モードのときには、印字データの天地反転処理を施し
てからデータラッチ回路２７-iに渡す。

【００３１】データラッチ回路２７-iは、データ加工回
路２６から８ビットの印字データを受け取ってラッチす
る。印字データバッファ２８は、データラッチ回路２７
-iから８ビットの印字データを受け取って、１印字デー
タ単位となる２４ビットの印字データをバッファリング
する。ここで、この印字データバッファ２８は、具体的
には、通常印字時に、印字ヘッド２０の移動方向に隣合
うドットが連続的に印字される状態になるか否かを調べ
たり、間引き印字時に、１つおきに印字される状態にな
るか否かを調べるために、３段で構成されている。

【００３２】印字パルス生成回路２９は、印字データバ
ッファ２８にバッファリングされる印字データに対応付
けて印字パルスを生成する。印字ヘッドドライバ３０
は、印字パルス生成回路２９の生成する印字パルスから
印字ヘッド２０に与えるヘッド通電電流を生成する。

【００３３】印字タイミング制御回路３１は、図示しな
いエンコーダ等の印字周期生成機構からの印字周期パル
スを受け取って、印字データ転送制御回路３２に対して
印字データ要求信号を発行したり、多段に構成される印
字データバッファ２８に対してデータシフト指示を発行
したり、印字パルス生成回路２９に対して、印字パルス
生成のためのパルス信号を発行する。ここで、このパル
ス信号の発行にあたって、印字ヘッド２０のＡ列ピンと
Ｂ列ピンとの間のドット間隔がハーフドットを含むとき
には、基準とならない方のＡ列ピン／Ｂ列ピンの印字が
ハーフドット分遅延することになるようにとパルス信号
を発行していくことになる。

【００３４】印字データ転送制御回路３２は、ＣＰＵ２
１のＤＭＡコントローラ機能に対して、ＤＭＡリクエス
トを発行したり、データラッチ回路２７-iに対してラッ
チ指示信号を発行する。

【００３５】アドレス変換回路３３は、ＣＰＵ２１の発
行するアドレスを受け取り、そのアドレスが転送処理の
ときのものであるときには、印字モードの指示に従っ
て、それをアドレス変換してＡ列用ＲＡＭ２５-1／Ｂ列
用ＲＡＭ２５-2のいずれか一方に与えるとともに、他方
には、その受け取ったアドレスをそのまま与える。ま
た、受け取ったアドレスが編集処理のものであるときに
は、そのアドレスをそのままＡ列用ＲＡＭ２５-1／Ｂ列
用ＲＡＭ２５-2に与える。

【００３６】図８に、図７の実施例の詳細な構成を図示
する。図中、図７で説明したものと同じものについては
同一の記号で示してある。この図に示すように、印字デ
ータ転送制御回路３２は、印字タイミング制御回路３１
からの印字データ要求信号と、ＤＭＡコントローラ機能
からのＤＭＡアクノリッジ信号（図中のＡＫ１，ＡＫ
２）とを入力として、ＤＭＡコントローラ機能に対して
ＤＭＡリクエストを発行するとともに、アドレス変換回
路３３に対して選択指示信号を送出するＤＭＡリクエス
ト発生回路３２０と、印字ヘッド２０の移動方向信号
と、ＤＭＡコントローラ機能からのＤＭＡアクノリッジ
信号（ＡＫ１）とを入力として、印字ヘッド２０の移動
方向が正方向であるときにはＤＭＡアクノリッジ信号
（ＡＫ１）をカウントアップし、逆方向であるときには
カウントダウンしていくことで計数値を算出するととも
に、その計数値をデコードする３進カウンタ３２１と、
３進カウンタ３２１の３本の出力ライン値と、ＤＭＡコ
ントローラ機能からのＤＭＡアクノリッジ信号（ＡＫ
１）との論理積値を算出して、対応するデータラッチ回
路２７-iに対してラッチ指示信号として発行する３個構
成のＡＮＤ回路３２２とから構成される。

【００３７】ここで、ＡＫ１で表されるＤＭＡアクノリ
ッジ信号は、ＤＭＡ転送の送信サイクル時に発行される
アクノリッジ信号であり、ＡＫ２で表されるＤＭＡアク
ノリッジ信号は、ＤＭＡ転送の受信サイクル時に発行さ
れるアクノリッジ信号である。すなわち、ＤＭＡコント
ローラ機能は、受信サイクルでもって、Ａ列用ＲＡＭ２
５-1／Ｂ列用ＲＡＭ２５-2から転送印字データを取り込
み、続く送信サイクルでもって、取り込んだ転送印字デ
ータをデータラッチ回路２７-iに転送していくので、こ
の各々のサイクル時に、ＡＫ１／ＡＫ２のＤＭＡアクノ
リッジ信号をそれぞれ発行していくのである。

【００３８】一方、この図に示すように、アドレス変換
回路３３は、印字ヘッド２０のＡ列ピンとＢ列ピンとの
間のドット間隔値“Ｎ（ハーフドットを含むときには整
数部分）”と、１印字データ単位のデータ転送回数値
“３”との乗算値“３Ｎ”を格納する加算レジスタ３３
０と、ＤＭＡコントローラ機能の発行するアドレスと、
加算レジスタ３３０のレジスタ値“３Ｎ”とを加算して
出力する加算器３３１と、ＣＰＵ２１の発行するアドレ
スと、加算器３３１の出力するアドレスとを入力とし
て、ＤＭＡリクエスト発生回路３２０から与えられる選
択指示信号に従って、その内のいずれかのアドレスを選
択してＡ列用ＲＡＭ２５-1に与えるセレクタ３３２と、
ＤＭＡコントローラ機能の発行するアドレスと、加算器
３３１の出力するアドレスとを入力として、ＤＭＡリク
エスト発生回路３２０から与えられる選択指示信号に従
って、その内のいずれかのアドレスを選択してＢ列用Ｒ
ＡＭ２５-2に与えるセレクタ３３３とから構成される。

【００３９】このように、アドレス変換回路３３は、Ｄ
ＭＡコントローラ機能の発行するアドレスに“３Ｎ”を
加算してＡ列用ＲＡＭ２５-1／Ｂ列用ＲＡＭ２５-2に与
えていく処理を行うものである。

【００４０】次に、このように構成される実施例の動作
処理について説明する。印字データの編集時には、セレ
クタ３３２は、ＣＰＵ２１の発行するアドレスを選択し
てＡ列用ＲＡＭ２５-1に与え、セレクタ３３３は、ＣＰ
Ｕ２１の発行するアドレスを選択してＢ列用ＲＡＭ２５
-2に与えるよう制御する。この選択制御処理に従って、
ＣＰＵ２１上で走行する印字データ編集プログラムは、
印字データの編集処理を行って、自らの指定するアドレ
ス位置の指すＡ列用ＲＡＭ２５-1／Ｂ列用ＲＡＭ２５-2
の格納域に印字データを格納していく。

【００４１】一方、印字データの転送時には、上述の印
字モードに従って、例えば、印字ヘッド２０のＡ列ピン
がＤＭＡアドレスの基準となることが決定されると、Ｄ
ＭＡリクエスト発生回路３２０がＤＭＡアクノリッジ信
号（ＡＫ２）に応答して選択指示信号を送出するとき
に、セレクタ３３２は、ＤＭＡコントローラ機能の発行
するアドレスを選択してＡ列用ＲＡＭ２５-1に与え、セ
レクタ３３３は、加算器３３１の出力するアドレスを選
択してＢ列用ＲＡＭ２５-2に与えるよう制御する。

【００４２】このように選択制御されるときにあって、
ＤＭＡリクエスト発生回路３２０が、印字タイミング制
御回路３１からの印字データ要求信号を受け取ることで
ＤＭＡコントローラ機能に対してＤＭＡリクエストを発
行すると、ＤＭＡコントローラ機能は、受信サイクルに
入って、ＤＭＡアクノリッジ信号（ＡＫ２）を発行して
転送対象となる印字データのアドレスを発行する。この
発行を受けて、セレクタ３３２は、その発行アドレスを
そのままＡ列用ＲＡＭ２５-1に与え、セレクタ３３３
は、加算器３３１の出力するアドレスを選択してＢ列用
ＲＡＭ２５-2に与える。

【００４３】このアドレスを受けて、Ａ列用ＲＡＭ２５
-1は、ＤＭＡコントローラ機能の発行したアドレスの指
す４ビットの印字データを読み出してデータバス２２に
送出し、Ｂ列用ＲＡＭ２５-2は、アドレス変位“３Ｎ”
分加算されたアドレスの指す４ビットの印字データを読
み出してデータバス２２に送出する。このようにしてデ
ータバス２２に乗る８ビットの印字データは、〔作用〕
の欄で詳述したように、同時印字されるものばかりであ
り、これがＤＭＡコントローラ機能に取り込まれること
になる。

【００４４】続いて、ＤＭＡコントローラ機能は、送信
サイクルに入って、受信した８ビットの印字データをデ
ータバス２２に送出するとともに、ＤＭＡアクノリッジ
信号（ＡＫ１）を発行し、このＤＭＡアクノリッジ信号
（ＡＫ１）を受けて、３進カウンタ３２１／ＡＮＤ回路
３２２は、印字ヘッド２０の移動方向が正方向であると
きには、印字ヘッド２０の１〜８番ピンに対応付けて設
けられるデータラッチ回路２７-1にラッチ指示信号を送
出し、このラッチ指示信号を受けて、データラッチ回路
２７-1は、データ加工回路２６を介してデータバス２２
上の８ビットの印字データをラッチしていく。

【００４５】続いて、次の８ビットの印字データのため
の転送に入って、ＤＭＡリクエスト発生回路３２０は、
ＤＭＡコントローラ機能の発行するＤＭＡアクノリッジ
信号（ＡＫ１）を受けて、ＤＭＡコントローラ機能に対
して次の８ビットの印字データのためのＤＭＡリクエス
トを発行し、これを受けて、ＤＭＡコントローラ機能
は、受信サイクルに従って、次の８ビットの印字データ
のためのアドレスと、ＤＭＡアクノリッジ信号（ＡＫ
２）とを発行し、これを受けて、アドレス変換回路３３
は、その発行アドレスをそのままＡ列用ＲＡＭ２５-1に
与えるとともに、加算された変換アドレスをＢ列用ＲＡ
Ｍ２５-2に与え、これを受けて、Ａ列用ＲＡＭ２５-1／
Ｂ列用ＲＡＭ２５-2は、与えられアドレスの指す印字デ
ータを読み出してデータバス２２に送出し、これを受け
て、ＤＭＡコントローラ機能は、データバス２２上の８
ビットの印字データを取り込む。

【００４６】そして、ＤＭＡコントローラ機能は、送信
サイクルに従って、受信した８ビットの印字データをデ
ータバス２２に送出するとともに、ＤＭＡアクノリッジ
信号（ＡＫ１）を発行し、このＤＭＡアクノリッジ信号
（ＡＫ１）を受けて、３進カウンタ３２１／ＡＮＤ回路
３２２は、印字ヘッド２０の９〜１６番ピンに対応付け
て設けられるデータラッチ回路２７-2にラッチ指示信号
を送出し、このラッチ指示信号を受けて、データラッチ
回路２７-2は、データ加工回路２６を介してデータバス
２２上の８ビットの印字データをラッチしていく。

【００４７】続いて、次の８ビットの印字データのため
の処理が同様に繰り返されていくことで、印字ヘッド２
０の１７〜２４番ピンに対応付けて設けられるデータラ
ッチ回路２７-3は、データ加工回路２６を介してデータ
バス２２上の８ビットの印字データをラッチしていく。

【００４８】このようにして、１回のＤＭＡ転送処理に
従って、同時印字対象の印字データが、Ａ列用ＲＡＭ２
５-1／Ｂ列用ＲＡＭ２５-2から、データラッチ回路２７
-iへと転送されていくことになる。従って、１つのＤＭ
Ａチャネルを用意すればよいことになる。

【００４９】この処理にあって、印字モードに従って、
印字ヘッド２０のＢ列ピンが基準となることが決定され
るときには、セレクタ３３２は、加算器３３１の出力す
るアドレスを選択してＡ列用ＲＡＭ２５-1に与え、セレ
クタ３３３は、ＤＭＡコントローラ機能の発行するアド
レスを選択してＢ列用ＲＡＭ２５-2に与えるよう制御す
ることになる。これから、図４に示す印字データのメモ
リ展開例で説明するならば、アドレス変位“３Ｎ”の値
が“９”である場合、ａ／ｂ印字モードのときには、図
９（ａ)(ｂ）に示すように、Ｂ列用ＲＡＭ２５-2に与え
られるアドレスは、Ａ列用ＲＡＭ２５-1に与えられるア
ドレスに“９”を加算したものとなり、ｃ／ｄ印字モー
ドのときには、図９（ｃ)(ｄ）に示すように、Ａ列用Ｒ
ＡＭ２５-1に与えられるアドレスは、Ｂ列用ＲＡＭ２５
-2に与えられるアドレスに“９”を加算したものとな
る。

【００５０】また、この処理にあって、印字ヘッド２０
の移動方向が逆方向となるときには、３進カウンタ３２
１が計数値のカウントダウン処理を実行していくこと
で、データラッチ回路２７-3から順番に転送されてくる
印字データをラッチしていくよう処理することになる。

【００５１】図１０ないし図１２に、以上に説明した実
施例のタイムチャートを図示する。なお、これら３枚の
図面は、図中に示すＸ／Ｙでつながるものである。この
タイムチャート中、左側部分は、印字ヘッド２０の移動
方向が正方向である場合のタイムチャートを示してお
り、右側部分は、印字ヘッド２０の移動方向が逆方向で
ある場合のタイムチャートを示している。また、このタ
イムチャートでは、印字ヘッド２０のＡ列ピンとＢ列ピ
ンとの間のドット間隔がハーフドットを含むことを想定
しており、これがために、Ｂ列ピンの印字タイミング
が、Ａ列ピンの印字タイミングの間にくるようにと、印
字タイミング制御回路３１の遅延処理に従って制御され
ている。

【００５２】図示実施例に従って本発明を説明したが、
本発明はこれに限定されるものではない。例えば、実施
例では、印字ヘッドとして２列千鳥配列の２４ピンのも
のを使用することを想定したが、本発明はこれに限られ
るものではなく、如何なるピン配置構成を持つものにも
そのまま適用できるものである。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
複数ピン配列の印字ヘッドを用いて印字データを印字す
るときにあって、１つのＤＭＡチャネルを用意するだけ
で、しかも、大容量のシフトレジスタを用いることのな
い簡略な構成に従って、メモリから印字データバッファ
への印字データ転送を実現できるようになる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の説明図である。

【図３】本発明の説明図である。

【図４】印字データのメモリ展開の説明図である。

【図５】印字モードの説明図である。

【図６】印字モードの説明図である。

【図７】本発明の一実施例である。

【図８】図７の実施例の詳細構成図である。

【図９】アドレス変換処理の説明図である。

【図１０】実施例のタイムチャートである。

【図１１】実施例のタイムチャートである。

【図１２】実施例のタイムチャートである。

【図１３】２列千鳥配列の印字ヘッドの説明図である。

【符号の説明】

１ シリアルドットプリンタ １０ ＣＰＵ １１ メモリ １２ 印字データバッファ １３ 管理手段 １４ 算出手段 １５ データバス １６ アドレスバス

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【手続補正書】

【提出日】平成６年３月２４日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図１３】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 シリアルドットプリンタの持つ複数ピン
   配列の印字ヘッドに与える印字データを、メモリから印
   字データバッファへとデータ転送する印字データ転送処
   理方式において、 印字データを展開するメモリを、印字ヘッドのピン配列
   に対応させて複数用意する構成を採って、その各々に、
   対となるピン配列ヘッドの印字する印字データを格納す
   る構成を採り、 かつ、基準ピン配列ヘッド以外のピン配列ヘッド対応に
   用意されて、該ピン配列ヘッドと基準ピン配列ヘッドと
   の間のドット間隔と、１印字データ単位のデータ転送回
   数とから規定されるアドレス変位を管理する管理手段(1
   3)と、 上記管理手段(13)対応に用意されて、基準ピン配列ヘッ
   ドで印字する印字データのアドレスを指定してデータ転
   送要求が発行されるときに、その発行アドレスと、対と
   なる上記管理手段(13)の管理するアドレス変位とから、
   対となるメモリに与えるアドレスを算出する算出手段(1
   4)とを備え、 上記発行アドレスと、上記算出手段(14)の算出アドレス
   とに従って読み出されるデータを印字データバッファへ
   転送していくよう処理することを、 特徴とする印字データ転送処理方式。
2. 【請求項２】 請求項１記載の印字データ転送処理方式
   において、 管理手段(13)は、ピン配列ヘッドと基準ピン配列ヘッド
   との間のドット間隔がハーフドットを含むときには、該
   ドット間隔の整数部分から導出されるアドレス変位を管
   理するよう構成されることを、 特徴とする印字データ転送処理方式。