JPH0647301B2 - キヤラクタパタ−ン発生装置 - Google Patents
キヤラクタパタ−ン発生装置Info
- Publication number
- JPH0647301B2 JPH0647301B2 JP3124585A JP3124585A JPH0647301B2 JP H0647301 B2 JPH0647301 B2 JP H0647301B2 JP 3124585 A JP3124585 A JP 3124585A JP 3124585 A JP3124585 A JP 3124585A JP H0647301 B2 JPH0647301 B2 JP H0647301B2
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- JP
- Japan
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- dot
- pattern
- data
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Dot-Matrix Printers And Others (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、ドットマトリックス式シリアルプリンタを高
速度で印字駆動するのに適したキャラクタパターンデー
タを発生させるキャラクタパターン発生装置にに関す
る。
速度で印字駆動するのに適したキャラクタパターンデー
タを発生させるキャラクタパターン発生装置にに関す
る。
（従来技術） ドットマトリックス式シリアルプリンタは、紙送り方向
にドット発生機構を一列に配列してなる印字ヘッドを、
プラテン軸方向に移動させながら文字対応箇所のドット
発生機構を駆動して印字を行なう装置である。
にドット発生機構を一列に配列してなる印字ヘッドを、
プラテン軸方向に移動させながら文字対応箇所のドット
発生機構を駆動して印字を行なう装置である。
ところで、一般的にプリンタに要求される性能は、印字
速度と印字品質であるが、上述したドットマトリックス
式シリアルプリンタにおいてはドット密度が印字品質に
大きく関与するため、印字速度と印字品質が相反する関
係にある。
速度と印字品質であるが、上述したドットマトリックス
式シリアルプリンタにおいてはドット密度が印字品質に
大きく関与するため、印字速度と印字品質が相反する関
係にある。
このため、下書等のドラフト用のプリントのように印字
品質よりも印字速度が重要視される印字においては、例
えば特開昭５８−１６０１５９号公報や特開昭５９−１
４８６６８号公報に見られるように文字パターンを形成
するドットの内の隣接するドットを間引いてドット密度
を下げたパターンを発生させ、これを印字データとして
使用することが行なわれている。
品質よりも印字速度が重要視される印字においては、例
えば特開昭５８−１６０１５９号公報や特開昭５９−１
４８６６８号公報に見られるように文字パターンを形成
するドットの内の隣接するドットを間引いてドット密度
を下げたパターンを発生させ、これを印字データとして
使用することが行なわれている。
他方、通常モードにおける印字品質を向上させることも
要求されているため、第４図に示したように、ドット発
生機構が連続応答可能なドット間隔つまりドットピッチ
Ｄｐの半分のピッチに印字タイミングＴｐを設定する一
方、ヘッド送り方向に平行な線上Ｌ１、Ｌ２‥‥Ｌｎで
はドットが隣接しないようにドットを配列し、遊休状態
にあるドット発生機構を有効に使用することを可能なら
しめ、もって斜線等を滑らかに表現することができる高
品質印字用のドットパターン（以下、ハーフ付パターン
と呼ぶ）を採用することが行なわれるようになってき
た。
要求されているため、第４図に示したように、ドット発
生機構が連続応答可能なドット間隔つまりドットピッチ
Ｄｐの半分のピッチに印字タイミングＴｐを設定する一
方、ヘッド送り方向に平行な線上Ｌ１、Ｌ２‥‥Ｌｎで
はドットが隣接しないようにドットを配列し、遊休状態
にあるドット発生機構を有効に使用することを可能なら
しめ、もって斜線等を滑らかに表現することができる高
品質印字用のドットパターン（以下、ハーフ付パターン
と呼ぶ）を採用することが行なわれるようになってき
た。
上述したようにハーフ付パターンは、ドット発生機構の
応答時間のほぼ１／２つまり印字タイミングＴｐを配列
単位として構成されているため、隣接するドットを単純
に間引いてもドット発生機構の応答時間のほぼ１／２の
位置に隣接するドット信号を発生する可能性が残り、依
然として通常印字における速度でしか印字ヘッドを移動
させることができず高速印字が不可能であり、またこれ
を無視してヘッド送り速度を上げた場合にはドット発生
機構を破損するという問題がある。
応答時間のほぼ１／２つまり印字タイミングＴｐを配列
単位として構成されているため、隣接するドットを単純
に間引いてもドット発生機構の応答時間のほぼ１／２の
位置に隣接するドット信号を発生する可能性が残り、依
然として通常印字における速度でしか印字ヘッドを移動
させることができず高速印字が不可能であり、またこれ
を無視してヘッド送り速度を上げた場合にはドット発生
機構を破損するという問題がある。
（目的） 本発明はこのような問題に鑑み、ハーフ付パターンを使
用して高速印字を行なうことができるキャラクタデータ
発生装置を提供することを目的とする。
用して高速印字を行なうことができるキャラクタデータ
発生装置を提供することを目的とする。
すなわち、本発明が特徴とするところは、通常印字モー
ドに対応したキャラクタドットパターンの隣接する列の
論理和をとって第１のデータを得、続いて倍速印字時に
ドット発生機構の連続応答時間を越えないようにドット
の間引きを行う点にある。
ドに対応したキャラクタドットパターンの隣接する列の
論理和をとって第１のデータを得、続いて倍速印字時に
ドット発生機構の連続応答時間を越えないようにドット
の間引きを行う点にある。
（構成） そこで、以下に本発明の詳細を図示した実施例に基づい
て説明する。
て説明する。
第１図は、本発明の一実施例を示すものであって、図中
符号１は、ハーフ付パターンデータを格納したキャラク
タジェネレータで、例えば第３図に示したような１列１
２ビットにより構成されたハーフ付パターンデータが規
則的にアドレス付けして格納されている。２は、ライン
バッファメモリで、キャラクタジェネレータ１から出力
された文字パターンデータもしくは後述する倍速用文字
パターン発生装置３から出力されたパターンデータを１
行分格納してから印字タイミング信号に同期して印字ヘ
ッドに出力するものである。３は、本発明の特徴部分を
なす倍速用文字パターン発生装置で、キャラクタジェネ
レータ１に格納されている１文字を構成するパターンデ
ータの縦方向１列分、この実施例では１２ビットのデー
タの否定を取る反転回路３ａ、キャラクタジェネレータ
１に格納されている１文字を構成するパターンデータの
縦方向１列分、この実施例では１２ビットの容量を持
ち、反転回路３ａからのドットデータを格納する第１演
算レジスタ３ｂ、キャラクタジェネレータ１の第Ｍアド
レスと第Ｍ＋１アドレスのデータを一旦ラッチしてこの
論理和をパラレルに取る論理和回路３ｃと、パターンデ
ータの縦方向１列分、この実施例では１２ビットの容量
を持ち、論理和回路３ｃからの論理和出力を格納する第
２演算レジスタ３ｄと、第１演算レジスタ３ｂと第２演
算レジスタ３ｄの内容をパラレル形式で論理積を取る論
理積回路３ｅ、及びこれら回路３ａ乃至３ｅへのデータ
の入出力を制御する制御回路３ｆから構成されている。
符号１は、ハーフ付パターンデータを格納したキャラク
タジェネレータで、例えば第３図に示したような１列１
２ビットにより構成されたハーフ付パターンデータが規
則的にアドレス付けして格納されている。２は、ライン
バッファメモリで、キャラクタジェネレータ１から出力
された文字パターンデータもしくは後述する倍速用文字
パターン発生装置３から出力されたパターンデータを１
行分格納してから印字タイミング信号に同期して印字ヘ
ッドに出力するものである。３は、本発明の特徴部分を
なす倍速用文字パターン発生装置で、キャラクタジェネ
レータ１に格納されている１文字を構成するパターンデ
ータの縦方向１列分、この実施例では１２ビットのデー
タの否定を取る反転回路３ａ、キャラクタジェネレータ
１に格納されている１文字を構成するパターンデータの
縦方向１列分、この実施例では１２ビットの容量を持
ち、反転回路３ａからのドットデータを格納する第１演
算レジスタ３ｂ、キャラクタジェネレータ１の第Ｍアド
レスと第Ｍ＋１アドレスのデータを一旦ラッチしてこの
論理和をパラレルに取る論理和回路３ｃと、パターンデ
ータの縦方向１列分、この実施例では１２ビットの容量
を持ち、論理和回路３ｃからの論理和出力を格納する第
２演算レジスタ３ｄと、第１演算レジスタ３ｂと第２演
算レジスタ３ｄの内容をパラレル形式で論理積を取る論
理積回路３ｅ、及びこれら回路３ａ乃至３ｅへのデータ
の入出力を制御する制御回路３ｆから構成されている。
次に、このように構成した装置の動作を、第２図のフロ
ーチャート及び第３図のドットパターン図を基に表１の
助けを借り説明する。
ーチャート及び第３図のドットパターン図を基に表１の
助けを借り説明する。
図示しないホスト装置から第１文字、例えば「Ｆ」（第
３図）が出力されると、この文字のドットパターンデー
タを収容するキャラクタジェネレータ１の文字収容エリ
アが選択される。
３図）が出力されると、この文字のドットパターンデー
タを収容するキャラクタジェネレータ１の文字収容エリ
アが選択される。
文字収容エリアが特定された時点で、キャラクタジェネ
レータ１のポインタをこの文字収容エリアの初期アドレ
スＭ＝０に、またラインバッファメモリ２のポインタを
初期アドレスＮ＝０に設定する（イ）。今、入力文字
「Ｆ」が行頭に来るものであるから（ロ）、制御回路３
ｆは反転回路３ａを介し第１演算レジスタ３ｂの全内容
を１、つまりＡＬＬ１に設定する（リ）。
レータ１のポインタをこの文字収容エリアの初期アドレ
スＭ＝０に、またラインバッファメモリ２のポインタを
初期アドレスＮ＝０に設定する（イ）。今、入力文字
「Ｆ」が行頭に来るものであるから（ロ）、制御回路３
ｆは反転回路３ａを介し第１演算レジスタ３ｂの全内容
を１、つまりＡＬＬ１に設定する（リ）。
このような準備を終えた段階で、文字収容エリアの第０
アドレスＭ＝０と第１アドレスＭ＝１の内容を読出して
論理和回路３ｃに出力して論理和を取り、この論理和出
力を第２演算レジスタ３ｄに格納する（ニ）。第１演算
レジスタ３ｂと第２演算レジスタ３ｄの内容を論理積回
路３ｅに出力して両者の論理積を取り、反転回路３ａを
介し、これを第１演算レジスタ３ｂに格納する一方
（ホ）、ラインバッファメモリ２に出力してこれの初期
アドレスＮ＝０に格納する（第２図へ）（表１ ステッ
プ１）。
アドレスＭ＝０と第１アドレスＭ＝１の内容を読出して
論理和回路３ｃに出力して論理和を取り、この論理和出
力を第２演算レジスタ３ｄに格納する（ニ）。第１演算
レジスタ３ｂと第２演算レジスタ３ｄの内容を論理積回
路３ｅに出力して両者の論理積を取り、反転回路３ａを
介し、これを第１演算レジスタ３ｂに格納する一方
（ホ）、ラインバッファメモリ２に出力してこれの初期
アドレスＮ＝０に格納する（第２図へ）（表１ ステッ
プ１）。
このようにして、ラインバッファメモリ２の初期アドレ
スについての処理が終了した時点で、キャラクタジェネ
レータ１のポインタを２つ進めて第２アドレスＭ＝２
を、またラインバッファメモリ２のポインタを１つ進め
て第１アドレスＮ＝１を指定する（ト）。キャラクタジ
ェネレータ１の文字収容エリアには文字「Ｆ」を構成す
るドットデータがまざ残留しているので、更に引続いて
処理を行なう必要がある（チ）。前回のステップにより
ラインバッファメモリ２のポインタは初期アドレスを離
れたので（ロ）、ラインバッファメモリ２のポインタが
位置する１つ前のアドレスＮ＝０の内容を読出して反転
回路３ａにより反転して第１演算レジスタ３ｂに格納す
る（ハ）。文字収容エリアにおける第３アドレスＭ＝２
と第４アドレスＭ＝３の内容を読出して論理和回路３ｃ
に出力し、その論理和出力を第２演算レジスタ３ｄに格
納する（ニ）。第１及び第２演算レジスタ３ｂ、３ｄの
内容を論理積回路３ｅに出力して両者の論理積を取る。
この演算により同一のライン上で隣接する可能性のある
Ｍ＝２列のドットがふるい落とされる。この演算結果を
第１演算レジスタ３ｂに格納する一方（ホ）、ラインバ
ッファメモリ２の第２アドレスＮ＝１に格納する（第２
図へ）（表１ ステップ２）。これにより、「Ｆ」を表
すための特徴的な１つの部分である縦線、つまりＭ＝３
の列を構成するドットが抽出され、同時に同一水平ライ
ン上で隣接する可能性のあるＭ＝２列のドットがふるい
落とされる。
スについての処理が終了した時点で、キャラクタジェネ
レータ１のポインタを２つ進めて第２アドレスＭ＝２
を、またラインバッファメモリ２のポインタを１つ進め
て第１アドレスＮ＝１を指定する（ト）。キャラクタジ
ェネレータ１の文字収容エリアには文字「Ｆ」を構成す
るドットデータがまざ残留しているので、更に引続いて
処理を行なう必要がある（チ）。前回のステップにより
ラインバッファメモリ２のポインタは初期アドレスを離
れたので（ロ）、ラインバッファメモリ２のポインタが
位置する１つ前のアドレスＮ＝０の内容を読出して反転
回路３ａにより反転して第１演算レジスタ３ｂに格納す
る（ハ）。文字収容エリアにおける第３アドレスＭ＝２
と第４アドレスＭ＝３の内容を読出して論理和回路３ｃ
に出力し、その論理和出力を第２演算レジスタ３ｄに格
納する（ニ）。第１及び第２演算レジスタ３ｂ、３ｄの
内容を論理積回路３ｅに出力して両者の論理積を取る。
この演算により同一のライン上で隣接する可能性のある
Ｍ＝２列のドットがふるい落とされる。この演算結果を
第１演算レジスタ３ｂに格納する一方（ホ）、ラインバ
ッファメモリ２の第２アドレスＮ＝１に格納する（第２
図へ）（表１ ステップ２）。これにより、「Ｆ」を表
すための特徴的な１つの部分である縦線、つまりＭ＝３
の列を構成するドットが抽出され、同時に同一水平ライ
ン上で隣接する可能性のあるＭ＝２列のドットがふるい
落とされる。
ラインバッファメモリ２の第１アドレスＮ＝１について
の処理が終了した時点で、キャラクタジェネレータ１の
ポインタを２つ進めて第５アドレスＭ＝４を、またライ
ンバッファメモリ２のポインタを１つ進めて第３アドレ
スＮ＝２を指定する（ト）。ランイバッファメモリ２に
おける直前に格納されたデータ、つまりアドレスＮ＝１
の内容を読出し、これを反転して第１演算レジスタ３ｂ
に格納する（ハ）。文字収容エリアにおける第５アドレ
スＭ＝４と第６アドレスＭ＝５の内容を読出して論理和
回路３ｃに出力し、その論理和出力を第２演算レジスタ
３ｄに格納する（ニ）。第１及び第２演算レジスタ３
ｂ、３ｄの内容を論理積回路３ｅに出力して両者の論理
積を取り、これを第１演算レジスタ３ｂに格納する一
方、ラインバッファメモリ２の第３アドレスＮ＝２に格
納する（第２図へ）（表１ ステップ３）。これによ
り、印字品質を高めるために付け加えられている縦線、
つまりＭ＝５列のドットデータは排除される。
の処理が終了した時点で、キャラクタジェネレータ１の
ポインタを２つ進めて第５アドレスＭ＝４を、またライ
ンバッファメモリ２のポインタを１つ進めて第３アドレ
スＮ＝２を指定する（ト）。ランイバッファメモリ２に
おける直前に格納されたデータ、つまりアドレスＮ＝１
の内容を読出し、これを反転して第１演算レジスタ３ｂ
に格納する（ハ）。文字収容エリアにおける第５アドレ
スＭ＝４と第６アドレスＭ＝５の内容を読出して論理和
回路３ｃに出力し、その論理和出力を第２演算レジスタ
３ｄに格納する（ニ）。第１及び第２演算レジスタ３
ｂ、３ｄの内容を論理積回路３ｅに出力して両者の論理
積を取り、これを第１演算レジスタ３ｂに格納する一
方、ラインバッファメモリ２の第３アドレスＮ＝２に格
納する（第２図へ）（表１ ステップ３）。これによ
り、印字品質を高めるために付け加えられている縦線、
つまりＭ＝５列のドットデータは排除される。
以下、このようにして文字「Ｆ」を収容しているエリア
のドットパターンデータが存在する限り、第２図（ハ）
乃至（チ）の過程、つまり文字パターン収容エリアのド
ットパターンデータを２列ずつ読出してこれらの論理和
を取り、この論理和と１ステップ前にラインバッファア
メモリ２に格納したデータの反転値との論理積を取り、
この論理積を印字データとじてラインバッファメモリ２
に格納していくと言う過程を繰返す（表１ ステップ４
乃至ステップ９）。このような一連の過程により「Ｆ」
の字を表すためのもう１つの特徴部分である上下２本の
線、つまり零行目と十一行目に配設されているドットデ
ータが抽出される。
のドットパターンデータが存在する限り、第２図（ハ）
乃至（チ）の過程、つまり文字パターン収容エリアのド
ットパターンデータを２列ずつ読出してこれらの論理和
を取り、この論理和と１ステップ前にラインバッファア
メモリ２に格納したデータの反転値との論理積を取り、
この論理積を印字データとじてラインバッファメモリ２
に格納していくと言う過程を繰返す（表１ ステップ４
乃至ステップ９）。このような一連の過程により「Ｆ」
の字を表すためのもう１つの特徴部分である上下２本の
線、つまり零行目と十一行目に配設されているドットデ
ータが抽出される。
これにより、ハーフ付パターンにより形成されていた文
字パターンの内、この文字を特徴付ける部分のドットを
余すところなく抽出する一方、印字品質を高める程度の
目的で付加わえられているドットを消去し、しかもヘッ
ド移動方向に平行な線上では隣接することのない簡潔な
パターンを新しく生成する。
字パターンの内、この文字を特徴付ける部分のドットを
余すところなく抽出する一方、印字品質を高める程度の
目的で付加わえられているドットを消去し、しかもヘッ
ド移動方向に平行な線上では隣接することのない簡潔な
パターンを新しく生成する。
このようにして、第１文字に対する処理が終了すると、
ホスト装置から次に入力される文字を待ち、この文字を
構成するドットパターンデータが収容されているエリア
の初期アドレスと、ラインバッファメモリ２の第２文字
格納エリアの初期アドレスにそれぞれのポインタをセッ
トし、再び上記（ロ）乃至（チ）の処理を繰り返す。
ホスト装置から次に入力される文字を待ち、この文字を
構成するドットパターンデータが収容されているエリア
の初期アドレスと、ラインバッファメモリ２の第２文字
格納エリアの初期アドレスにそれぞれのポインタをセッ
トし、再び上記（ロ）乃至（チ）の処理を繰り返す。
このようにして、ラインバッファメモリに１行分のデー
タされた時点で（ヌ）、印字指令が出力される（ル）。
この倍速モードによる印字においては、印字タイミング
信号をドットピッチ設定信号として印字ヘッドを通常印
字モードの２倍の速度で主走査する。
タされた時点で（ヌ）、印字指令が出力される（ル）。
この倍速モードによる印字においては、印字タイミング
信号をドットピッチ設定信号として印字ヘッドを通常印
字モードの２倍の速度で主走査する。
ところで、上述したように新しく生成された文字パター
ンは、ハーフ付パターンの隣接する２列分を１列に合体
させて形成されているので、ヘッド送り方向に1/2の長
さに圧縮されたパターンとなっているが、倍速印字モー
ドでは印字ヘッドが通常印字モードの２倍の速度で移動
するため、用紙上に印字された文字に歪は生じない。
ンは、ハーフ付パターンの隣接する２列分を１列に合体
させて形成されているので、ヘッド送り方向に1/2の長
さに圧縮されたパターンとなっているが、倍速印字モー
ドでは印字ヘッドが通常印字モードの２倍の速度で移動
するため、用紙上に印字された文字に歪は生じない。
なお、この実施例においては、各論理演算処理をパラレ
ル形式により実行しているが、シリアル形式により処理
しても同様の作用を奏することは言うまでもない。
ル形式により実行しているが、シリアル形式により処理
しても同様の作用を奏することは言うまでもない。
また、この実施例においては、１列１２ビット構成の文
字パターンを例に採って説明したが、演算レジスタ、論
理回路等の演算手段を少なくとも文字構成ビット数をカ
バーする程度の容量を持ったものに置き換えることによ
り、文字構成ドット数に拘りなく適用できることは言う
までもない。
字パターンを例に採って説明したが、演算レジスタ、論
理回路等の演算手段を少なくとも文字構成ビット数をカ
バーする程度の容量を持ったものに置き換えることによ
り、文字構成ドット数に拘りなく適用できることは言う
までもない。
（効果） 以上、述べたように本発明によれば、隣接する２列のド
ットパターンデータの論理和を取り、これとラインバッ
ファメモリ内の直前の印字ドットデータの反転値との論
理積を取るようにしたので、簡単な信号処理により基本
パターンの特徴を余すところなく抽出し、同時に印字品
質を高める目的で付加えられているドットを消去する一
方、ヘッド移動方向に平行な線上では隣接することのな
い簡潔な文字パターンを形成してドット間隔に一致した
文字ドットパターンを生成することができて、高品質印
字に加えてドラフト用の高速印字を実現することができ
る。
ットパターンデータの論理和を取り、これとラインバッ
ファメモリ内の直前の印字ドットデータの反転値との論
理積を取るようにしたので、簡単な信号処理により基本
パターンの特徴を余すところなく抽出し、同時に印字品
質を高める目的で付加えられているドットを消去する一
方、ヘッド移動方向に平行な線上では隣接することのな
い簡潔な文字パターンを形成してドット間隔に一致した
文字ドットパターンを生成することができて、高品質印
字に加えてドラフト用の高速印字を実現することができ
る。
第１図は、本発明の一実施例を示す装置のブロック図、
第２図は、同上装置の動作を示すフローチャート、第３
図（イ）（ロ）は、同上装置による処理過程を示す説明
図、第４図は、ハーフ付ドットパターンの一例を示す説
明図である。 ３……倍速用文字パターン発生装置
第２図は、同上装置の動作を示すフローチャート、第３
図（イ）（ロ）は、同上装置による処理過程を示す説明
図、第４図は、ハーフ付ドットパターンの一例を示す説
明図である。 ３……倍速用文字パターン発生装置
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9211−2Ｃ Ｂ４１Ｊ 3/10 １０１ Ｔ
Claims (1)
- 【請求項１】通常印字モードと倍速印字モードの２種類
の印字モードを持つ印字装置において、通常印字モード
に対応するハーフドット付きパターンを収容する文字発
生手段を有し、倍速印字モード時には、前記ハーフドッ
ト付きドットパターンの隣接する２列の論理和を出力す
る論理和演算手段、ラインバッファメモリ手段に格納さ
れた直前データの反転値を出力する反転手段、前記論理
和演算手段と反転手段からの出力の論理積を取る論理積
演算手段とからなる倍速印字用文字パターン発生手段を
介し倍速キャラクタパターンを発生するキャラクタパタ
ーン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124585A JPH0647301B2 (ja) | 1985-02-19 | 1985-02-19 | キヤラクタパタ−ン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124585A JPH0647301B2 (ja) | 1985-02-19 | 1985-02-19 | キヤラクタパタ−ン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61189952A JPS61189952A (ja) | 1986-08-23 |
| JPH0647301B2 true JPH0647301B2 (ja) | 1994-06-22 |
Family
ID=12325989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124585A Expired - Lifetime JPH0647301B2 (ja) | 1985-02-19 | 1985-02-19 | キヤラクタパタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0647301B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0739191B2 (ja) * | 1988-02-29 | 1995-05-01 | 沖電気工業株式会社 | ドットマトリクス式プリンタ |
| JP5778715B2 (ja) * | 2013-04-26 | 2015-09-16 | 東芝テック株式会社 | 印刷方法およびドットプリンタ |
-
1985
- 1985-02-19 JP JP3124585A patent/JPH0647301B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61189952A (ja) | 1986-08-23 |
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