JP2617252B2 - プリンタ - Google Patents
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- JP2617252B2 JP2617252B2 JP3198843A JP19884391A JP2617252B2 JP 2617252 B2 JP2617252 B2 JP 2617252B2 JP 3198843 A JP3198843 A JP 3198843A JP 19884391 A JP19884391 A JP 19884391A JP 2617252 B2 JP2617252 B2 JP 2617252B2
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- JP
- Japan
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- shift
- image data
- word
- bits
- bit
- Prior art date
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- 238000000034 method Methods 0.000 claims description 9
- 230000002194 synthesizing effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/485—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes
- B41J2/505—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements
- B41J2/5056—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements using dot arrays providing selective dot disposition modes, e.g. different dot densities for high speed and high-quality printing, array line selections for multi-pass printing, or dot shifts for character inclination
- B41J2/5058—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements using dot arrays providing selective dot disposition modes, e.g. different dot densities for high speed and high-quality printing, array line selections for multi-pass printing, or dot shifts for character inclination locally, i.e. for single dots or for small areas of a character
Landscapes
- Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Record Information Processing For Printing (AREA)
- Dot-Matrix Printers And Others (AREA)
- Image Input (AREA)
- Fax Reproducing Arrangements (AREA)
Description
【０００１】
【産業上の利用分野】本発明はプリンタに関するもので
ある。更に詳しくは、ビットシフトを行うことができる
レーザプリンタ等のプリンタに関するものである。
ある。更に詳しくは、ビットシフトを行うことができる
レーザプリンタ等のプリンタに関するものである。
【０００２】
【従来の技術】レーザープリンタ等において、フォント
データや画像データをビットマップメモリに書き込む場
合、微妙な書き込み調整は１ドット単位でのシフトによ
り行われている。このような微妙な書き込み調整は、例
えばワードプロセッサにおいて字の間隔を変えたい場合
や自由な位置に文字や線等を書きたい場合等に必要にな
る。
データや画像データをビットマップメモリに書き込む場
合、微妙な書き込み調整は１ドット単位でのシフトによ
り行われている。このような微妙な書き込み調整は、例
えばワードプロセッサにおいて字の間隔を変えたい場合
や自由な位置に文字や線等を書きたい場合等に必要にな
る。
【０００３】従来より、このような書き込み調整を行う
ためのビット単位の調整は、ＣＰＵ(Central Processin
g Unit)で右シフト，左シフト，環状シフト等のビット
シフトにより行われる。ここで、ビットマップメモリと
は、１ビットが１ドットに対応して画像情報が記録され
るメモリ領域において、仮想的な１ページ又はその一部
が形成されるメモリをいう。
ためのビット単位の調整は、ＣＰＵ(Central Processin
g Unit)で右シフト，左シフト，環状シフト等のビット
シフトにより行われる。ここで、ビットマップメモリと
は、１ビットが１ドットに対応して画像情報が記録され
るメモリ領域において、仮想的な１ページ又はその一部
が形成されるメモリをいう。
【０００４】上記ビット シフトを行うビット操作は、
ＣＰＵのビットシフト命令によりレジスタに読み込んで
きた画像データを右や左にシフトさせ、あふれたビット
をメモリにストアすることにより行われる。
ＣＰＵのビットシフト命令によりレジスタに読み込んで
きた画像データを右や左にシフトさせ、あふれたビット
をメモリにストアすることにより行われる。
【０００５】次に、図４に基づいて上記ビットシフトに
ついて具体的に説明する。同図(a)は、フォントＲＯＭ
内のデータであって、一方向について８ビットの画像
「Ａ」を示している。これをビットマップメモリに移す
作業を考える。ＣＰＵは通常８，１６，３２…ビット単
位でしかデータを書き込めないため、例えば同図(b)に
示すように８ビットを境にして、それより右に３ビット
シフトした位置に書き込みたい場合、まず「Ａ」の８ビ
ットのうちの右５ビットを右に３ビットシフトさせて書
き込む。そして、残り３ビットを次の８ビットの先頭に
書き込む。
ついて具体的に説明する。同図(a)は、フォントＲＯＭ
内のデータであって、一方向について８ビットの画像
「Ａ」を示している。これをビットマップメモリに移す
作業を考える。ＣＰＵは通常８，１６，３２…ビット単
位でしかデータを書き込めないため、例えば同図(b)に
示すように８ビットを境にして、それより右に３ビット
シフトした位置に書き込みたい場合、まず「Ａ」の８ビ
ットのうちの右５ビットを右に３ビットシフトさせて書
き込む。そして、残り３ビットを次の８ビットの先頭に
書き込む。
【０００６】上記のように、レーザープリンタ等におい
ては、従来よりＣＰＵで作成した画像データをビットマ
ップメモリに書き込むとき、画像の位置に合わせたビッ
ト単位の調整がＣＰＵのビット操作命令で行われてい
る。
ては、従来よりＣＰＵで作成した画像データをビットマ
ップメモリに書き込むとき、画像の位置に合わせたビッ
ト単位の調整がＣＰＵのビット操作命令で行われてい
る。
【０００７】
【発明が解決しようとする課題】しかし、上記ＣＰＵの
ビット操作命令によるビット単位の調整には、非常に時
間がかかり、その結果プリンタの処理能力(パフォーマ
ンス)が低下してしまうといった問題がある。上記調整
に時間がかかるのは、第１に、ビット操作がＣＰＵにと
って時間のかかる命令だからである。第２に、手順の全
て又は大部分がソフトウェアで実行されるからである。
例えば、図４(a)に示すビットシフトにおいては、独立
に同一の画像データが８ビット書き込まれたレジスタか
ら、それぞれ５ビットと３ビットとを読み出し、シフト
させてビットマップメモリに書き込むといった２つの操
作が必要になるため、非常に時間がかかる。また、元か
らメモリ上に書き込まれていた画像データとの論理演算
(例えば、ＯＲ演算)を行う場合には、新たに画像データ
を書き込む際、元からある画像データを読み込むために
非常に時間がかかる。更に、ビットあふれを処理するた
めの配慮も必要であるので、ソフトウェア上ではそのた
めに非常に時間がかかる。
ビット操作命令によるビット単位の調整には、非常に時
間がかかり、その結果プリンタの処理能力(パフォーマ
ンス)が低下してしまうといった問題がある。上記調整
に時間がかかるのは、第１に、ビット操作がＣＰＵにと
って時間のかかる命令だからである。第２に、手順の全
て又は大部分がソフトウェアで実行されるからである。
例えば、図４(a)に示すビットシフトにおいては、独立
に同一の画像データが８ビット書き込まれたレジスタか
ら、それぞれ５ビットと３ビットとを読み出し、シフト
させてビットマップメモリに書き込むといった２つの操
作が必要になるため、非常に時間がかかる。また、元か
らメモリ上に書き込まれていた画像データとの論理演算
(例えば、ＯＲ演算)を行う場合には、新たに画像データ
を書き込む際、元からある画像データを読み込むために
非常に時間がかかる。更に、ビットあふれを処理するた
めの配慮も必要であるので、ソフトウェア上ではそのた
めに非常に時間がかかる。
【０００８】本発明はこのような問題点に鑑みなされた
ものであって、ソフトウェアによるＣＰＵに対する負担
を軽減し、処理能力の高いプリンタを提供することを目
的としている。
ものであって、ソフトウェアによるＣＰＵに対する負担
を軽減し、処理能力の高いプリンタを提供することを目
的としている。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め本発明のプリンタは、所定ビット数より成るワード単
位で扱われる画像データの隣接する複数の各ワードに施
す同方向のビットシフトの処理についてワード単位でビ
ットシフト処理を行ないビットマップメモリにシフト処
理後のデータを与えるシフト手段を備え、前記ビットマ
ップメモリの読み出し出力に基いてプリントを行なうプ
リンタにおいて、前記シフト手段が、ｎ番目（ただし、
ｎはシフト方向に向かって大きくなる数）のワードを成
すビットのうちシフトにより次の（ｎ＋１）番目のワー
ド側へあふれるビットを記憶する記憶手段と、前記ｎ番
目のワードのうちシフトによりあふれないビットの後
に、前記記憶手段に記憶されていた（ｎ−１）番目のワ
ードのあふれビットを合成して出力する合成手段と、か
ら成ることを特徴としている。
め本発明のプリンタは、所定ビット数より成るワード単
位で扱われる画像データの隣接する複数の各ワードに施
す同方向のビットシフトの処理についてワード単位でビ
ットシフト処理を行ないビットマップメモリにシフト処
理後のデータを与えるシフト手段を備え、前記ビットマ
ップメモリの読み出し出力に基いてプリントを行なうプ
リンタにおいて、前記シフト手段が、ｎ番目（ただし、
ｎはシフト方向に向かって大きくなる数）のワードを成
すビットのうちシフトにより次の（ｎ＋１）番目のワー
ド側へあふれるビットを記憶する記憶手段と、前記ｎ番
目のワードのうちシフトによりあふれないビットの後
に、前記記憶手段に記憶されていた（ｎ−１）番目のワ
ードのあふれビットを合成して出力する合成手段と、か
ら成ることを特徴としている。
【００１０】更に、予め所定の画像データが記憶されて
いる他の記憶手段と、該他の記憶手段に記憶されている
画像データを前記合成された画像データと重ね合わせる
べく論理演算し、その論理演算出力を前記ビットマップ
メモリに与えるＯＲ演算手段やＡＮＤ演算手段等の論理
演算手段を設けてもよい。前記他の記憶手段を前記ビッ
トマップメモリと兼用してもよい。また、シフト量の異
なる前記シフト手段を複数個設けるのが好ましい。
いる他の記憶手段と、該他の記憶手段に記憶されている
画像データを前記合成された画像データと重ね合わせる
べく論理演算し、その論理演算出力を前記ビットマップ
メモリに与えるＯＲ演算手段やＡＮＤ演算手段等の論理
演算手段を設けてもよい。前記他の記憶手段を前記ビッ
トマップメモリと兼用してもよい。また、シフト量の異
なる前記シフト手段を複数個設けるのが好ましい。
【００１１】
【作用】このような構成によれば、例えばＣＰＵによっ
て作成された画像データは、記憶手段と合成手段によっ
て、ビットシフトされた状態でビットマップメモリに与
えられるので、ソフトウェアによってＣＰＵにかかる負
担が大幅に軽減される。
て作成された画像データは、記憶手段と合成手段によっ
て、ビットシフトされた状態でビットマップメモリに与
えられるので、ソフトウェアによってＣＰＵにかかる負
担が大幅に軽減される。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本実施例の主な構成は、図２に示すように、各部
の制御を行うＣＰＵ９，メモリとしてＲＯＭ１０及びＲ
ＡＭ１１，操作等に用いるパネル１２及びビット単位の
調整を行うための０〜７ビットシフト回路２０から成
る。尚、８ビットを１つの単位としているので、シフト
しない場合から最高７ビットシフトする場合までを想定
し、０〜７ビットシフト回路２０は各ビットシフトに応
じた８つのシフト回路２０から構成されている。そし
て、ＣＰＵ９は、シフトさせたいビット数に応じてシフ
トブロックを選択する。
する。本実施例の主な構成は、図２に示すように、各部
の制御を行うＣＰＵ９，メモリとしてＲＯＭ１０及びＲ
ＡＭ１１，操作等に用いるパネル１２及びビット単位の
調整を行うための０〜７ビットシフト回路２０から成
る。尚、８ビットを１つの単位としているので、シフト
しない場合から最高７ビットシフトする場合までを想定
し、０〜７ビットシフト回路２０は各ビットシフトに応
じた８つのシフト回路２０から構成されている。そし
て、ＣＰＵ９は、シフトさせたいビット数に応じてシフ
トブロックを選択する。
【００１３】図１は前記回路２０中の３ビットシフト回
路を示しているが、他のシフト回路２０もシフトさせる
ビット数が異なるほかは同様に構成されている。また、
図３は３ビットシフトの様子を表しており、上段はＣＰ
Ｕ９によって作成された新しい画像データを表し、下段
は合成回路５(図１)で３ビットシフトされた後の画像デ
ータを表している。図３は画像の１ライン分のシフトを
示しており、このようなシフトは画像を構成する全ライ
ンについて順次行なわれる。本実施例では１ラインを５
ワード（ここでは１ワードは８バイトから成っている）
で構成しているものとして説明する。尚、本実施例にお
いては２つの画像データが論理演算ＯＲにより重ねて出
力されるように構成されている。つまり、元からＤＲＡ
Ｍ２上に書き込まれていたソースデータ(第１画像デー
タ，例えば図形から成る画像データ)とビットシフト後
の画像データ(第２画像データ，例えば文字から成る画
像データ)とを１つの画像データ(第３画像データ，文字
と図形とから成る画像データ)として形成し、ＤＲＡＭ
２上に書き込む。この画像データはＤＲＡＭ２から読み
出されて画像形成部（図示せず）においてプリントされ
る。
路を示しているが、他のシフト回路２０もシフトさせる
ビット数が異なるほかは同様に構成されている。また、
図３は３ビットシフトの様子を表しており、上段はＣＰ
Ｕ９によって作成された新しい画像データを表し、下段
は合成回路５(図１)で３ビットシフトされた後の画像デ
ータを表している。図３は画像の１ライン分のシフトを
示しており、このようなシフトは画像を構成する全ライ
ンについて順次行なわれる。本実施例では１ラインを５
ワード（ここでは１ワードは８バイトから成っている）
で構成しているものとして説明する。尚、本実施例にお
いては２つの画像データが論理演算ＯＲにより重ねて出
力されるように構成されている。つまり、元からＤＲＡ
Ｍ２上に書き込まれていたソースデータ(第１画像デー
タ，例えば図形から成る画像データ)とビットシフト後
の画像データ(第２画像データ，例えば文字から成る画
像データ)とを１つの画像データ(第３画像データ，文字
と図形とから成る画像データ)として形成し、ＤＲＡＭ
２上に書き込む。この画像データはＤＲＡＭ２から読み
出されて画像形成部（図示せず）においてプリントされ
る。
【００１４】以下、図１に示す画像データの流れ(1)〜
(7)に従い、３ビットシフトを行う場合について説明す
るが、他のビットシフト数をとる場合についても他の回
路２０により同様の動作が行われる。 (1)では、第１画像データ(ＤＳ０〜ＤＳ７)をアドレス
発生器１に従ってＤＲＡＭ２から読み出し、ソースデー
タラッチ回路３にラッチしておく。これは後記(5),(6)
において、ＯＲ回路４で第２画像データとＯＲ書きする
ためである。アドレス発生器１はＣＰＵ９とデータバス
で接がっているとともに、アドレスバスを介してアドレ
スデコーダ８とも接がっており、これらのＣＰＵ９とア
ドレスデコーダ８からのデータに基づいてＤＲＡＭ（ビ
ットマップメモリ）２からの読み出しを行なうととも
に、次にＤＲＡＭ２の所定アドレスにＯＲ回路４からの
画像データを書き込む。 (2)では、ＣＰＵ９からの第２画像データ(Ｄ０〜Ｄ７)
がデータラッチ回路７に直接ラッチされる。アドレスデ
コーダ８はＣＰＵ９からアドレスバスを通して送られて
きたアドレスデータに基づいてラッチやストア等の命令
信号を出力する。このアドレスデコーダ８からのラッチ
命令信号によってデータラッチ回路７が上記第２画像デ
ータＤ０〜Ｄ７のラッチを行なう。 (3)では、第２画像データのうちのビットシフトにより
あふれた後端３ビット、即ちあふれビットデータ(Ｄ０
〜Ｄ２)を次のバイトの書き込みのために、あふれビッ
トストア回路６にストアしておく。
(7)に従い、３ビットシフトを行う場合について説明す
るが、他のビットシフト数をとる場合についても他の回
路２０により同様の動作が行われる。 (1)では、第１画像データ(ＤＳ０〜ＤＳ７)をアドレス
発生器１に従ってＤＲＡＭ２から読み出し、ソースデー
タラッチ回路３にラッチしておく。これは後記(5),(6)
において、ＯＲ回路４で第２画像データとＯＲ書きする
ためである。アドレス発生器１はＣＰＵ９とデータバス
で接がっているとともに、アドレスバスを介してアドレ
スデコーダ８とも接がっており、これらのＣＰＵ９とア
ドレスデコーダ８からのデータに基づいてＤＲＡＭ（ビ
ットマップメモリ）２からの読み出しを行なうととも
に、次にＤＲＡＭ２の所定アドレスにＯＲ回路４からの
画像データを書き込む。 (2)では、ＣＰＵ９からの第２画像データ(Ｄ０〜Ｄ７)
がデータラッチ回路７に直接ラッチされる。アドレスデ
コーダ８はＣＰＵ９からアドレスバスを通して送られて
きたアドレスデータに基づいてラッチやストア等の命令
信号を出力する。このアドレスデコーダ８からのラッチ
命令信号によってデータラッチ回路７が上記第２画像デ
ータＤ０〜Ｄ７のラッチを行なう。 (3)では、第２画像データのうちのビットシフトにより
あふれた後端３ビット、即ちあふれビットデータ(Ｄ０
〜Ｄ２)を次のバイトの書き込みのために、あふれビッ
トストア回路６にストアしておく。
【００１５】(4)では、合成回路５で、第２画像データ
のうちのビットシフトにより残った先端５ビット、即ち
残りビットデータ(Ｄ３〜Ｄ７)と１回前のあふれビット
データ(Ｄ０〜Ｄ２)とを合成して、図３に示すように新
たに１バイト分の第２画像データ(Ｄ０〜Ｄ７)をつく
る。但し、転送する全てのバイト群に関して、図３に示
す最初のバイト(FIRST Byte)の上位３ビット(図中Ｓ部)
と、最後のバイト(LAST Byte)の次のバイト(ダミーバイ
ト)の下位５ビット(図中Ｅ部)とが、後記ＯＲ書きに際
して第１画像データに影響を与えないようにするため、
転送される第２画像データからの影響を受けないように
する必要がある。そこで、図１に示すように１ラインに
おける最初のワード（ＦＩＲＳＴ Ｂｙｔｅ）のシフト
処理の際に「ＦＩＲＳＴ」信号によってＤ５〜Ｄ７をオ
ール０にし、そのラインの最後のワードのシフト処理の
際に「ＬＡＳＴ」信号によってＤ０〜Ｄ４を０にする。
後述するＯＲ回路の代わりにＡＮＤ回路を用いて第１、
第２画像データをＡＮＤ書きする場合には、このＳ部と
Ｅ部には０でなく、１を挿入するものとする。尚、前記
「ＦＩＲＳＴ」信号と「ＬＡＳＴ」信号はアドレスデコ
ーダ８から与えられる。アドレスデコーダ８はＣＰＵ９
が特定の命令を出したときに、これらの信号を発生す
る。Ｓ部はあふれビットに関するものであるため「ＦＩ
ＲＳＴ」信号はあふれビットストア回路６に与えられ、
ここでＤ５〜Ｄ７を０にする。一方、Ｅ部は残りのビッ
トに関するものであるため「ＬＡＳＴ」信号は合成回路
５に与えられ、ここでＤ５〜Ｄ７を０に設定する。
のうちのビットシフトにより残った先端５ビット、即ち
残りビットデータ(Ｄ３〜Ｄ７)と１回前のあふれビット
データ(Ｄ０〜Ｄ２)とを合成して、図３に示すように新
たに１バイト分の第２画像データ(Ｄ０〜Ｄ７)をつく
る。但し、転送する全てのバイト群に関して、図３に示
す最初のバイト(FIRST Byte)の上位３ビット(図中Ｓ部)
と、最後のバイト(LAST Byte)の次のバイト(ダミーバイ
ト)の下位５ビット(図中Ｅ部)とが、後記ＯＲ書きに際
して第１画像データに影響を与えないようにするため、
転送される第２画像データからの影響を受けないように
する必要がある。そこで、図１に示すように１ラインに
おける最初のワード（ＦＩＲＳＴ Ｂｙｔｅ）のシフト
処理の際に「ＦＩＲＳＴ」信号によってＤ５〜Ｄ７をオ
ール０にし、そのラインの最後のワードのシフト処理の
際に「ＬＡＳＴ」信号によってＤ０〜Ｄ４を０にする。
後述するＯＲ回路の代わりにＡＮＤ回路を用いて第１、
第２画像データをＡＮＤ書きする場合には、このＳ部と
Ｅ部には０でなく、１を挿入するものとする。尚、前記
「ＦＩＲＳＴ」信号と「ＬＡＳＴ」信号はアドレスデコ
ーダ８から与えられる。アドレスデコーダ８はＣＰＵ９
が特定の命令を出したときに、これらの信号を発生す
る。Ｓ部はあふれビットに関するものであるため「ＦＩ
ＲＳＴ」信号はあふれビットストア回路６に与えられ、
ここでＤ５〜Ｄ７を０にする。一方、Ｅ部は残りのビッ
トに関するものであるため「ＬＡＳＴ」信号は合成回路
５に与えられ、ここでＤ５〜Ｄ７を０に設定する。
【００１６】(5)及び(6)では、(4)において合成した第
２画像データ(Ｄ０〜Ｄ７)を合成回路５のディスティネ
ーションメモリ領域から読み出し、ＯＲ回路４で第２画
像データ(Ｄ０〜Ｄ７)と(1)においてラッチされている
第１画像データ(ＤＳ０〜ＤＳ７)とのＯＲをとり、第３
画像データ(ＤＤ０〜ＤＤ７)を作成する。上述した(1)
での第１画像データに対するラッチ動作は合成回路５か
らＤ０〜Ｄ７が出力されるまでになされていればよい。 (7)では、ＤＲＡＭ２への第３画像データ(ＤＤ０〜ＤＤ
７)の書き込みを行う。このとき、アドレス発生器１の
指示するビットマップメモリの位置、即ち(1)で指定さ
れたアドレスと同一アドレスの位置に書き込みを行う。
最後のバイト転送が終了したら、図３で示すＥ部にダミ
ーバイトを書き込んで１ライン分の画像データのビット
シフトを終了する。
２画像データ(Ｄ０〜Ｄ７)を合成回路５のディスティネ
ーションメモリ領域から読み出し、ＯＲ回路４で第２画
像データ(Ｄ０〜Ｄ７)と(1)においてラッチされている
第１画像データ(ＤＳ０〜ＤＳ７)とのＯＲをとり、第３
画像データ(ＤＤ０〜ＤＤ７)を作成する。上述した(1)
での第１画像データに対するラッチ動作は合成回路５か
らＤ０〜Ｄ７が出力されるまでになされていればよい。 (7)では、ＤＲＡＭ２への第３画像データ(ＤＤ０〜ＤＤ
７)の書き込みを行う。このとき、アドレス発生器１の
指示するビットマップメモリの位置、即ち(1)で指定さ
れたアドレスと同一アドレスの位置に書き込みを行う。
最後のバイト転送が終了したら、図３で示すＥ部にダミ
ーバイトを書き込んで１ライン分の画像データのビット
シフトを終了する。
【００１７】以上と同様な動作を後続のラインについて
も順次行ない、全てのラインについてビットシフト動作
が完了すると１画像のシフトが終了する。
も順次行ない、全てのラインについてビットシフト動作
が完了すると１画像のシフトが終了する。
【００１８】以上の通り本実施例は、ＣＰＵ９から８ビ
ットのワード単位で与えられた画像データをデータラッ
チ回路７でラッチするとともに、ビットシフトにより次
のワード側へあふれるあふれビットをストア回路６で一
時的に記憶し、合成回路５でラッチ回路７から与えられ
る残りのビットと、ストア回路６から与えられる前のワ
ードのあふれビットとを合成することにより、ビットシ
フトを行なってＤＲＡＭ２へ書き込むようにしている。
ットのワード単位で与えられた画像データをデータラッ
チ回路７でラッチするとともに、ビットシフトにより次
のワード側へあふれるあふれビットをストア回路６で一
時的に記憶し、合成回路５でラッチ回路７から与えられ
る残りのビットと、ストア回路６から与えられる前のワ
ードのあふれビットとを合成することにより、ビットシ
フトを行なってＤＲＡＭ２へ書き込むようにしている。
【００１９】
【発明の効果】本発明は上記の如き構成から成っている
ので、ソフトウエアによるＣＰＵに対する負担を軽減
し、迅速で処理能力の高いプリンタを実現することがで
きる。
ので、ソフトウエアによるＣＰＵに対する負担を軽減
し、迅速で処理能力の高いプリンタを実現することがで
きる。
【００２０】更に、予め所定の画像データが記憶されて
いる他の記憶手段及びその記憶手段に記憶されている画
像データと合成手段からの合成画像データとの論理演算
を行う論理演算手段を設けることによって、例えば図形
と文字との合成画像等の処理を高いパフォーマンスで行
うことができる。
いる他の記憶手段及びその記憶手段に記憶されている画
像データと合成手段からの合成画像データとの論理演算
を行う論理演算手段を設けることによって、例えば図形
と文字との合成画像等の処理を高いパフォーマンスで行
うことができる。
【図面の簡単な説明】
【図１】本発明の実施例における３ビットシフト回路の
構成を示すブロック図。
構成を示すブロック図。
【図２】本発明の実施例のシステム構成を示す図。
【図３】本発明の実施例における３ビットシフトの様子
を示す図。
を示す図。
【図４】本発明の実施例及び従来例におけるフォントＲ
ＯＭ内のデータ及びビットマップメモリに３ビットシフ
トして展開されたフォントを示す図。
ＯＭ内のデータ及びビットマップメモリに３ビットシフ
トして展開されたフォントを示す図。
１ …アドレス発生器 ２ …ＤＲＡＭ ３ …ソースデータラッチ回路 ４ …ＯＲ回路 ５ …合成回路 ６ …あふれビットストア回路 ７ …データラッチ回路 ８ …アドレスデコーダ ９ …ＣＰＵ １０ …ＲＯＭ １１ …ＲＡＭ １２ …パネル ２０ …０〜７ビットシフト回路
Claims (5)
- 【請求項１】所定ビット数より成るワード単位で扱われ
る画像データの隣接する複数の各ワードに施す同方向の
ビットシフトの処理についてワード単位でビットシフト
処理を行ないビットマップメモリにシフト処理後のデー
タを与えるシフト手段を備え、前記ビットマップメモリ
の読み出し出力に基いてプリントを行なうプリンタにお
いて、前記シフト手段が、ｎ番目（ただし、ｎはシフト方向に向かって大きくなる
数）の ワードを成すビットのうちシフトにより次の（ｎ
＋１）番目のワード側へあふれるビットを記憶する記憶
手段と、前記ｎ番目のワードのうちシフトによりあふれないビッ
トの後に、 前記記憶手段に記憶されていた（ｎ−１）番
目のワードのあふれビットを合成して出力する合成手段
と、 から成ることを特徴とするプリンタ。 - 【請求項２】更に、予め所定の画像データが記憶されて
いる他の記憶手段と、該他の記憶手段に記憶されている
画像データを前記合成された画像データと重ね合わせる
べく論理演算し、その論理演算出力を前記ビットマップ
メモリに与える論理演算手段と、を備えることを特徴と
する請求項１に記載のプリンタ。 - 【請求項３】前記他の記憶手段が前記ビットマップメモ
リであることを特徴とする請求項２に記載のプリンタ。 - 【請求項４】画像データの１ラインには複数のワードが
存在し、該１ラインの最初のワードのシフト処理に際し
ては前のワードのあふれビットが挿入されるべき部分の
ビットを特定値とし、前記１ラインの最後のワードのシ
フト処理に際しては前のワードのあふれビットが挿入さ
れるべき部分以外のビットを特定値と成す手段が設けら
れていることを特徴とする請求項１に記載のプリンタ。 - 【請求項５】シフト量が異なる複数のシフト手段が設け
られているいることを特徴とする請求項１乃至請求項４
のいずれかに記載のプリンタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198843A JP2617252B2 (ja) | 1991-07-11 | 1991-07-11 | プリンタ |
| US07/907,619 US5471562A (en) | 1991-07-11 | 1992-07-02 | Printer having a bit shift function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198843A JP2617252B2 (ja) | 1991-07-11 | 1991-07-11 | プリンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0516451A JPH0516451A (ja) | 1993-01-26 |
| JP2617252B2 true JP2617252B2 (ja) | 1997-06-04 |
Family
ID=16397843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198843A Expired - Lifetime JP2617252B2 (ja) | 1991-07-11 | 1991-07-11 | プリンタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5471562A (ja) |
| JP (1) | JP2617252B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760914A (en) * | 1996-06-25 | 1998-06-02 | Varis Corporation | Image registration method |
| US8767252B2 (en) * | 2012-06-07 | 2014-07-01 | Xerox Corporation | System and method for merged image alignment in raster image data |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61159686A (ja) * | 1985-01-07 | 1986-07-19 | 株式会社日立製作所 | 画像表示装置 |
| JPS61180279A (ja) * | 1985-02-06 | 1986-08-12 | 松下電器産業株式会社 | レ−ザプリンタ装置 |
| JPS6398729A (ja) * | 1986-10-15 | 1988-04-30 | Fujitsu Ltd | バレルシフタ |
| JP2911896B2 (ja) * | 1987-10-29 | 1999-06-23 | キヤノン株式会社 | 多色印字データ制御装置 |
| JPH07104761B2 (ja) * | 1988-12-26 | 1995-11-13 | 沖電気工業株式会社 | 印刷データ生成装置 |
| US4931970A (en) * | 1989-01-13 | 1990-06-05 | International Business Machines Corporation | Apparatus for determining if there is a loss of data during a shift operation |
| US5099435A (en) * | 1989-03-31 | 1992-03-24 | Bitstream, Inc. | Method and apparatus for conversion of outline characters to bitmap characters |
| JPH0325684A (ja) * | 1989-06-23 | 1991-02-04 | Nec Corp | 画像描画制御装置 |
| JP2552366B2 (ja) * | 1989-08-30 | 1996-11-13 | 株式会社テック | ビットブロック転送制御装置 |
| US5301345A (en) * | 1991-05-03 | 1994-04-05 | Motorola, Inc. | Data processing system for performing a shifting operation and a constant generation operation and method therefor |
| US5317200A (en) * | 1991-09-30 | 1994-05-31 | Sony Corporation | Phase shift circuit apparatus |
-
1991
- 1991-07-11 JP JP3198843A patent/JP2617252B2/ja not_active Expired - Lifetime
-
1992
- 1992-07-02 US US07/907,619 patent/US5471562A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516451A (ja) | 1993-01-26 |
| US5471562A (en) | 1995-11-28 |
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