JP2854301B2 - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入力される所定ビットのデータを指定さ
れるビット分シフトしてビット境界に跨るデータをメモ
リに順に書き込むメモリアクセス回路に関するものであ
る。 〔従来の技術〕 従来、ホストコンピュータ等から送出されるコードデ
ータ等の文章情報を内部のランダムアクセスメモリ（RA
M）上にビットイメージとして展開し、展開されたビッ
トイメージをドットイメージとして出力する方式のレー
ザビームプリンタ等の文章出力装置が製品化されてい
る。 特にこの種の装置においては、RAMへ書き込まれるビ
ットイメージは、文章出力装置の印字位置（例えば印字
開始位置等のオフセット量）が任意に設定されるため、
RAM上にビットシフトされながら展開される。 第５図は従来のイメージデータ展開動作を説明する模
式図であり、41は例えば８ビットで構成される１バイト
データで、図示しないホストから出力される。42,43は
書込みデータで、書き込みデータ42は１バイトデータ41
を５ビットシフトしてアドレスｎ番地から展開した状態
を示し、データビットD7〜D5にシフトされた分「０」が
書き込まれる。書込みデータ43は１バイトデータ41のシ
フトにより生じた１バイトデータを41のデータビットD4
〜D0をアドレスｎ＋１番地から展開した状態に対応して
いる。 例えば、１バイトデータ41が入力されると、入力され
るビットシフト量に基づいて２バイトのエリアに分割さ
れて展開される。すなわち、アドレスｎ番地には１バイ
トデータ41のビットデータD7〜D5がシフトされた書込み
データ42（内容「0,0,0,0,0,D7,D6,D5」）が書き込ま
れ、アドレスｎ＋１番地には１バイトデータ41のシフト
されたビットデータD4〜D0が書込みデータ43としてRAM
上に展開される。 〔発明が解決しようとする問題点〕 このように、１バイトデータ41がシフト処理により分
割されると、１バイトデータ41の書き込み以前にRAMの
アドレスｎ番地に格納されていたデータが「０」に書き
換えられるため、必要なRAM上のデータが消失してしま
う。このデータ消失を防ぐためにCPUがRAM上の該当アド
レスを読み出し、１バイトデータ41を書き込むように演
算処理すると、処理速度が大幅に低下してしまう問題点
があった。 この発明は、上記の問題点を解消するためになされた
もので、入力される所定ビットのデータを指定されるビ
ット分シフトしながらメモリに順次書き込む際に、入力
されたデータが最終データかどうかを識別して、ｎ番目
のシフトアウトデータに対して再度論理和演算処理を実
行することにより、入力されるデータを指定されるビッ
ト分シフトしながらデータをメモリに書き込む際に、最
後のビットシフトに伴うシフトデータを損なうことなく
少ないアクセス回数で、かつ通常のメモリ書込みアクセ
スと同様のメモリアクセスで書き込むことができるメモ
リアクセス回路を提供することを目的とする。 〔問題点を解決するための手段〕 この発明は、入力データをシフトさせてメモリに順次
書き込むメモリアクセス回路であって、入力データのシ
フト量を指示する指示手段と、前記指示手段から指示さ
れるシフト量に対応して前記入力データを所定ビット分
シフトするデータシフト手段と、前記データシフト手段
によってシフトアウトされたシフトアウトデータを記憶
する記憶手段と、前記記憶手段に記憶されているシフト
アウトデータと、前記データシフト手段からのデータと
の論理和を実行する論理和演算手段と、前記入力データ
が最終データであるかどうかを識別する識別手段と、前
記識別手段によりｎ番目の入力データが最終データであ
ると識別される場合に、前記論理和演算手段によって、
前記記憶手段に記憶されるｎ−１番目のシフトアウトデ
ータと前記データシフト手段によってシフトされたｎ番
目のシフトデータとの論理和を実行させ、前記記憶手段
にｎ番目のシフトアウトデータを記憶させ、前記論理和
演算手段によって前記記憶手段に記憶されている前記ｎ
番目のシフトアウトデータと、前記データシフト手段か
らシフトアウトされた前記ｎ番目のシフトアウトデータ
との論理和を実行させる一方、前記識別手段によりｎ番
目の入力データが最終データでないと識別される場合
に、前記論理和演算手段によって、前記記憶手段に記憶
されるｎ−１番目のシフトアウトデータと前記データシ
フト手段によってシフトされたｎ番目のシフトデータの
論理和を実行させ、前記記憶手段にｎ番目のシフトアウ
トデータを記憶させる制御手段とを有するものである。 〔作用〕 この発明においては、制御手段が前記識別手段により
ｎ番目の入力データが最終データであると識別される場
合に、前記論理和演算手段によって、前記記憶手段に記
憶されるｎ−１番目のシフトアウトデータと前記データ
シフト手段によってシフトされたｎ番目のシフトデータ
との論理和を実行させ、前記記憶手段にｎ番目のシフト
アウトデータを記憶させ、前記論理和演算手段によって
前記記憶手段に記憶されている前記ｎ番目のシフトアウ
トデータと、前記データシフト手段からシフトアウトさ
れた前記ｎ番目のシフトアウトデータとの論理和を実行
させる一方、前記識別手段によりｎ番目の入力データが
最終データでないと識別される場合に、前記論理和演算
手段によって、前記記憶手段に記憶されるｎ−番目のシ
フトアウトデータと前記データシフト手段によってシフ
トされたｎ番目のシフトデータの論理和を実行させ、前
記記憶手段にｎ番目のシフトアウトデータを記憶させ
て、入力されるデータを指定されるビット分シフトしな
がらデータをメモリに書き込む際に、最後のビットシフ
トに伴うシフトデータを損なうことなく少ないアクセス
回数で、かつ通常のメモリ書込みアクセスと同様のメモ
リアクセスで書込むことを可能とする。 〔実施例〕 第１図はこの発明の一実施例を示すメモリアクセス回
路の構成を説明するブロック図であり、１はタイミング
発生回路で、図示しないCPU（指示手段）から送出され
る起動信号2,リード／ライト（R/W信号）信号３により
起動され、各デバイスイネーブルを制御する。４はRAM
で、例えばビットイメージデータ，文字等が展開され
る。５はメモリリード／ライト信号（リード／ライト信
号）で、タイミング発生回路１より出力されRAM4に格納
されるデータの読み出し書き込みを指示し、例えばメモ
リリード／ライト信号５がHIGHレベルの状態にあるとき
は、アドレスバス21により指示されるアドレスから記憶
された展開データが読み出され、メモリリード／ライト
信号５がLOWレベルの状態においてアドレスバス21によ
り指示されるアドレスから入力データの書き込みが実行
される。６はRAMバッファで、RAM4に展開された展開デ
ータを読出しデータ７として一時バッファリングする。
8,29はラッチ回路で、CPUから送出されるデータバス10
のデータとシフト量指示信号18により後段のビットシフ
ト回路９（第１データシフト手段）、ビットシフト回路
30（第２データシフト手段）におけるシフト数をラッチ
する。11が例えば８ビットのラッチ回路（保持手段）
で、ビットシフト回路９でシフトアウトされたシフトデ
ータ14をラッチする。12はOR回路（第１論理和演算手
段）で、ラッチ回路11のラッチ出力13とビットシフト回
路９のシフトデータ14との論理和をとる。15はオア出力
で、後段のOR回路33に出力される。16は最終アクセス信
号（LMCY）で、CPUよりRAM4への連続アクセス時の最後
のアクセスである場合にハイレベルとなる。17は終了信
号で、RAM4のアクセス終了時にタイミング発生回路１よ
りCPUに通知される。19はアドレスバスで、アドレスカ
ウンタ20にCPUからのアドレスが入力される。22はアド
レスロード信号で、アドレスカウンタ20がアドレスバス
19からのアドレスをロードする際にタイミング発生回路
１から出力される。23はインクリメント信号で、このイ
ンクリメント信号23に基づいてアドレスカウンタ20のカ
ウント値が「＋１」インクリメントされる。24は選択信
号で、ビットシフト回路９の出力が第１バイト目のもの
か第２バイト目のものかを選択する。25は出力イネーブ
ル信号で、RAMバッファ６をイネーブル状態に設定す
る。26はクリア信号で、ラッチ回路11にラッチされたデ
ータをクリアする。27はラッチ信号で、ラッチ回路11の
クロックポートに出力され、このラッチ信号27によりシ
フトデータ14をラッチ回路11がラッチする。28はラッチ
出力で、ラッチ回路８からビットシフト回路９に出力さ
れる。31はラッチ回路で、RAM4から読み出された読出し
データ７をラッチする。32はアンド回路（論理積演算手
段）で、ラッチ回路31のラッチ出力（読出しデータ７）
36とビットシフトデータ35との論理積をとり、アンド回
路32を後段のOR回路33（第２論理和演算手段）に出力す
る。38はオア出力で、RAM4に書き込みデータとして出力
される。39はラッチ信号で、このラッチ信号39に基づい
てラッチ回路31がRAM4から読み出された読出しデータ７
をラッチする。なお、34はラッチ出力である。 次に、第２図〜第４図を参照しながら第１図の動作に
ついて説明する。 第２図は、第１図に示したRAM4のメモリアクセス動作
を説明するタイミングチャートである。なお、第１図と
同一のものには同じ符号を付してある。 第３図はこの発明によるビットシフト動作を説明する
模式図であり、（ａ）は例えば８ビットのビットシフト
出力（「11111000」）を示し、第１図に示したビットシ
フト回路30がシフトするビットシフトデータ（例えば５
ビットシフト指令）に対応し、このビットシフトデータ
がアンド回路32に出力される。 （ｂ）は例えば８ビットの入力データを示し、データ
バス10を介してビットシフト回路９に出力されるデータ
に対応する。 （ｃ）はシフトデータ出力を示し、ビットシフト回路
９がCPUから入力されるシフト量指示信号18に基づいて
シフトした第１バイト目のデータに対応する。 （ｄ）は読出しデータラッチ出力を示し、RAM4からRA
Mバッファ６を介してラッチ回路31にラッチされた読出
しデータ７のラッチ出力に対応する。 （ｅ）はアンド出力を示し、第３図（ａ）に示したビ
ットシフト出力と第３図（ｄ）に示した読出しデータラ
ッチ出力とのアンド出力に対応し、このアンド出力がオ
ア回路33に出力される。 （ｆ）はオア出力を示し、第３図（ｅ）に示したアン
ド出力と第３図（ｃ）に示したシフトデータ出力とのオ
ア出力に対応し、このオア出力がRAM4に書き込まれる。 第４図はこの発明によるメモリアクセス制御動作手順
の一例を説明するフローチャートである。なお、（１）
〜（８）は各ステップを示す。 CPUからラッチ回路8,29にシフト量指示信号18に基づ
いてシフト値が、例えば第３図（ａ）に示されるよう
に、ビットシフト出力（「11111000」）がラッチ（セッ
ト）される（１）。次いで、CPUはアドレスバス19およ
びデータバス10にそれぞれアドレスおよびデータ（第３
図（ｂ）参照）を出力する（２）。次いで、起動信号２
を出力し（３）、CPUから出力されるリード／ライト信
号３によりタイミング発生回路１を第２図に示すタイミ
ングT1に起動する。 これらの信号が入力されると、タイミング発生回路１
はアドレスロード信号22をLOWにしてアドレスカウンタ2
0にアドレスバス19上のアドレスをロードし、アドレス
バス21にアドレスバス19のアドレスデータが第２図に示
すタイミングバス19のアドレスデータが第２図に示すタ
イミングT2で出力される。次いで、タイミング発生回路
１は選択信号24およびクリア信号26を各々LOWにする。
ビットシフト回路９は、シフト量指示信号18に応じてシ
フトした第１バイト目のデータ（第３図（ｃ）参照）を
シフトデータ14としてラッチ回路11およびOR回路12に出
力する。なお、初期設定終了後、ラッチ回路11はクリア
されているため、OR回路12のオア出力15はビットシフト
回路９のシフトデータ14と同値となる。 次いで、タイミング発生回路１は、RAM4から読み出さ
れた読出しデータ７をラッチ回路31にラッチするため、
ラッチ信号39を第２図に示すタイミングT4で出力する。
このため、ラッチ回路31から読出しデータ７に相当する
ラッチ出力36（第３図（ｄ）参照）が後段のアンド回路
32に出力される。アンド回路32は、アンド出力37をビッ
トシフト回路30のビットシフトデータ35との論理積をと
り、第３図（ｅ）に示すアンド出力、すなわちアンド出
力37が後段のOR回路33に出力される。OR回路33はアンド
出力37とOR回路12のオア出力15との論理和をとり、第３
図（ｆ）に示すオア出力を第２図に示すタイミングT5で
RAM4に入力データとして入力する。 次いで、タイミング発生回路１はリード／ライト信号
５を第２図に示すタイミングでT6でLOWにし、RAM4に入
力データを書き込んだ後にCPUに対して終了信号17を第
２図に示すタイミングT10に通知し、ラッチ回路29をク
リアし、ビットシフト回路30のビットシフトデータ35は
「０」となり、アンド回路32は閉じられる。 このとき、CPUは終了信号17が通知されるのを待機し
（５）、終了信号17が通知されたら、起動信号２を第２
図に示すタイミングT8でオフする。（６）。 一方、タイミング発生回路１はクリア信号26,選択信
号24を第２図に示すタイミングT8でともにハイレベルと
する。これに従って、ビットシフト回路９は第２バイト
目のビットシフトデータ14をラッチ回路11にラッチす
る。 このようにして、１サイクルの書き込みが終了する
と、CPUは最後の１バイトデータの出力がなされたかど
うかを判断し（７）、NOならばステップ（２）に戻り、
YESならば最終アクセス信号（LMCY信号）16を出力し
（８）、メモリアクセスを終了し、次のアドレスおよび
データの出力を実行するため、ステップ（１）からメモ
リアクセス制御を再開する。 次いで、CPUは次のデータをアドレスＮ＋１に書き込
むため、アドレスバス19,データバス10にアドレス，デ
ータを出力するとともに、タイミング発生回路１に起動
をかける。これにより、選択信号24は１回目のライトサ
イクルの終了時にLOWになっているため、ビットシフト
回路９のビットシフトデータ14が第１バイト目のデータ
が出力される。 一方、ラッチ回路11のラッチ出力13は前回のライトサ
イクルの第２バイト目のデータが保持されている。従っ
て、OR回路12のオア出力15には前回のライトサイクルの
ライトサイクルの第２バイト目と今回のライトサイクル
の第１バイト目の論理和がとられる。 一方、このとき、アンド回路32は閉じられているた
め、アンド出力37は「０」となりオア回路33に出力され
る。従って、OR回路33のオア出力38にはOR回路12のオア
出力15のみが出力される。次いで、タイミング発生回路
１はRAM4のリード／ライト信号５をLOWとし、Ｎ＋１番
地にデータを書き込み、CPUに終了信号17を出力する。 以後、このサイクルを繰り返しその時の第１バイト目
と前回の第２バイト目の論理和データをRAM4に書き込
み、第２バイト目はラッチ回路11にラッチされる。 なお、連続するアドレスの最後のアドレス（例えばＮ
＋ｎ番地）にライトする場合、CPUは上記ステップ
（８）に進み、最終アクセス信号16を出力する。これに
より、タイミング発生回路１は１回目のライトにおいて
は終了信号17をCPUに返さず、アドレスカウンタ20にイ
ンクリメント信号23を第２図に示すタイミングT10で出
力する。従って、RAM4のアドレスバス21は（Ｎ＋ｎ＋
１）となる。また、ラッチ回路11には第２バイト目がラ
ッチされるが、ビットシフト回路９のビットシフトデー
タ14とラッチ回路11のラッチ出力13は等しいため、OR回
路12のオア出力15は変化せずにOR回路12に出力される。
ここで、前回述べたように、アンド回路32は閉じたまま
であるため、OR回路33にはオア回路12のオア出力15のみ
が出力され、RAM4の第２バイト目のデータとして入力さ
れる。ここで、タイミング発生回路１はRAM4にリード／
ライト信号５をLOWとすることにより、RAM4のアドレス
（Ｎ＋ｎ＋１）番地に第２バイト目のデータが書き込ま
れる。そこで、ラッチ回路11をクリアするとともに、終
了信号17を出力して連続アドレスのアクセスを終了す
る。 なお、上記実施例では既に書き込まれたRAM4上のデー
タと新規に入力されたデータに書き換える場合について
説明したが、第１図に示したOR回路33の入力にアンド回
路32のアンド出力37とラッチ回路31のラッチ出力36とを
切り換えるデータ選択回路を設けることにより、既に書
き込まれたデータと次に書き込まれるデータとの論理和
を演算しながら書き込むことも、この発明の主旨に沿う
ところである。 （発明の効果） 以上説明したように、この発明によれば、制御手段が
前記識別手段によりｎ番目の入力データが最終データで
あると識別される場合に、前記論理和演算手段によっ
て、前記記憶手段に記憶されるｎ−１番目のシフトアウ
トデータと前記データシフト手段によってシフトされた
ｎ番目のシフトデータとの論理和を実行させ、前記記憶
手段にｎ番目のシフトアウトデータを記憶させ、前記論
理和演算手段によって前記記憶手段に記憶されている前
記ｎ番目のシフトアウトデータと、前記データシフト手
段からシフトアウトされた前記ｎ番目のシフトアウトデ
ータとの論理和を実行させる一方、前記識別手段により
ｎ番目の入力データが最終データでないと識別される場
合に、前記論理和演算手段によって、前記記憶手段に記
憶されるｎ−１番目のシフトアウトデータと前記データ
シフト手段によってシフトされたｎ番目のシフトデータ
の論理和を実行させ、前記記憶手段にｎ番目のシフトア
ウトデータを記憶させるので、入力されるデータを指定
されるビット分シフトしながらデータをメモリに書き込
む際に、最後のビットシフトに伴うシフトデータを損な
うことなく少ないアクセス回数で、かつ通常のメモリ書
込みアクセスと同様のメモリアクセスで書き込むことが
できるという効果を奏する。
れるビット分シフトしてビット境界に跨るデータをメモ
リに順に書き込むメモリアクセス回路に関するものであ
る。 〔従来の技術〕 従来、ホストコンピュータ等から送出されるコードデ
ータ等の文章情報を内部のランダムアクセスメモリ（RA
M）上にビットイメージとして展開し、展開されたビッ
トイメージをドットイメージとして出力する方式のレー
ザビームプリンタ等の文章出力装置が製品化されてい
る。 特にこの種の装置においては、RAMへ書き込まれるビ
ットイメージは、文章出力装置の印字位置（例えば印字
開始位置等のオフセット量）が任意に設定されるため、
RAM上にビットシフトされながら展開される。 第５図は従来のイメージデータ展開動作を説明する模
式図であり、41は例えば８ビットで構成される１バイト
データで、図示しないホストから出力される。42,43は
書込みデータで、書き込みデータ42は１バイトデータ41
を５ビットシフトしてアドレスｎ番地から展開した状態
を示し、データビットD7〜D5にシフトされた分「０」が
書き込まれる。書込みデータ43は１バイトデータ41のシ
フトにより生じた１バイトデータを41のデータビットD4
〜D0をアドレスｎ＋１番地から展開した状態に対応して
いる。 例えば、１バイトデータ41が入力されると、入力され
るビットシフト量に基づいて２バイトのエリアに分割さ
れて展開される。すなわち、アドレスｎ番地には１バイ
トデータ41のビットデータD7〜D5がシフトされた書込み
データ42（内容「0,0,0,0,0,D7,D6,D5」）が書き込ま
れ、アドレスｎ＋１番地には１バイトデータ41のシフト
されたビットデータD4〜D0が書込みデータ43としてRAM
上に展開される。 〔発明が解決しようとする問題点〕 このように、１バイトデータ41がシフト処理により分
割されると、１バイトデータ41の書き込み以前にRAMの
アドレスｎ番地に格納されていたデータが「０」に書き
換えられるため、必要なRAM上のデータが消失してしま
う。このデータ消失を防ぐためにCPUがRAM上の該当アド
レスを読み出し、１バイトデータ41を書き込むように演
算処理すると、処理速度が大幅に低下してしまう問題点
があった。 この発明は、上記の問題点を解消するためになされた
もので、入力される所定ビットのデータを指定されるビ
ット分シフトしながらメモリに順次書き込む際に、入力
されたデータが最終データかどうかを識別して、ｎ番目
のシフトアウトデータに対して再度論理和演算処理を実
行することにより、入力されるデータを指定されるビッ
ト分シフトしながらデータをメモリに書き込む際に、最
後のビットシフトに伴うシフトデータを損なうことなく
少ないアクセス回数で、かつ通常のメモリ書込みアクセ
スと同様のメモリアクセスで書き込むことができるメモ
リアクセス回路を提供することを目的とする。 〔問題点を解決するための手段〕 この発明は、入力データをシフトさせてメモリに順次
書き込むメモリアクセス回路であって、入力データのシ
フト量を指示する指示手段と、前記指示手段から指示さ
れるシフト量に対応して前記入力データを所定ビット分
シフトするデータシフト手段と、前記データシフト手段
によってシフトアウトされたシフトアウトデータを記憶
する記憶手段と、前記記憶手段に記憶されているシフト
アウトデータと、前記データシフト手段からのデータと
の論理和を実行する論理和演算手段と、前記入力データ
が最終データであるかどうかを識別する識別手段と、前
記識別手段によりｎ番目の入力データが最終データであ
ると識別される場合に、前記論理和演算手段によって、
前記記憶手段に記憶されるｎ−１番目のシフトアウトデ
ータと前記データシフト手段によってシフトされたｎ番
目のシフトデータとの論理和を実行させ、前記記憶手段
にｎ番目のシフトアウトデータを記憶させ、前記論理和
演算手段によって前記記憶手段に記憶されている前記ｎ
番目のシフトアウトデータと、前記データシフト手段か
らシフトアウトされた前記ｎ番目のシフトアウトデータ
との論理和を実行させる一方、前記識別手段によりｎ番
目の入力データが最終データでないと識別される場合
に、前記論理和演算手段によって、前記記憶手段に記憶
されるｎ−１番目のシフトアウトデータと前記データシ
フト手段によってシフトされたｎ番目のシフトデータの
論理和を実行させ、前記記憶手段にｎ番目のシフトアウ
トデータを記憶させる制御手段とを有するものである。 〔作用〕 この発明においては、制御手段が前記識別手段により
ｎ番目の入力データが最終データであると識別される場
合に、前記論理和演算手段によって、前記記憶手段に記
憶されるｎ−１番目のシフトアウトデータと前記データ
シフト手段によってシフトされたｎ番目のシフトデータ
との論理和を実行させ、前記記憶手段にｎ番目のシフト
アウトデータを記憶させ、前記論理和演算手段によって
前記記憶手段に記憶されている前記ｎ番目のシフトアウ
トデータと、前記データシフト手段からシフトアウトさ
れた前記ｎ番目のシフトアウトデータとの論理和を実行
させる一方、前記識別手段によりｎ番目の入力データが
最終データでないと識別される場合に、前記論理和演算
手段によって、前記記憶手段に記憶されるｎ−番目のシ
フトアウトデータと前記データシフト手段によってシフ
トされたｎ番目のシフトデータの論理和を実行させ、前
記記憶手段にｎ番目のシフトアウトデータを記憶させ
て、入力されるデータを指定されるビット分シフトしな
がらデータをメモリに書き込む際に、最後のビットシフ
トに伴うシフトデータを損なうことなく少ないアクセス
回数で、かつ通常のメモリ書込みアクセスと同様のメモ
リアクセスで書込むことを可能とする。 〔実施例〕 第１図はこの発明の一実施例を示すメモリアクセス回
路の構成を説明するブロック図であり、１はタイミング
発生回路で、図示しないCPU（指示手段）から送出され
る起動信号2,リード／ライト（R/W信号）信号３により
起動され、各デバイスイネーブルを制御する。４はRAM
で、例えばビットイメージデータ，文字等が展開され
る。５はメモリリード／ライト信号（リード／ライト信
号）で、タイミング発生回路１より出力されRAM4に格納
されるデータの読み出し書き込みを指示し、例えばメモ
リリード／ライト信号５がHIGHレベルの状態にあるとき
は、アドレスバス21により指示されるアドレスから記憶
された展開データが読み出され、メモリリード／ライト
信号５がLOWレベルの状態においてアドレスバス21によ
り指示されるアドレスから入力データの書き込みが実行
される。６はRAMバッファで、RAM4に展開された展開デ
ータを読出しデータ７として一時バッファリングする。
8,29はラッチ回路で、CPUから送出されるデータバス10
のデータとシフト量指示信号18により後段のビットシフ
ト回路９（第１データシフト手段）、ビットシフト回路
30（第２データシフト手段）におけるシフト数をラッチ
する。11が例えば８ビットのラッチ回路（保持手段）
で、ビットシフト回路９でシフトアウトされたシフトデ
ータ14をラッチする。12はOR回路（第１論理和演算手
段）で、ラッチ回路11のラッチ出力13とビットシフト回
路９のシフトデータ14との論理和をとる。15はオア出力
で、後段のOR回路33に出力される。16は最終アクセス信
号（LMCY）で、CPUよりRAM4への連続アクセス時の最後
のアクセスである場合にハイレベルとなる。17は終了信
号で、RAM4のアクセス終了時にタイミング発生回路１よ
りCPUに通知される。19はアドレスバスで、アドレスカ
ウンタ20にCPUからのアドレスが入力される。22はアド
レスロード信号で、アドレスカウンタ20がアドレスバス
19からのアドレスをロードする際にタイミング発生回路
１から出力される。23はインクリメント信号で、このイ
ンクリメント信号23に基づいてアドレスカウンタ20のカ
ウント値が「＋１」インクリメントされる。24は選択信
号で、ビットシフト回路９の出力が第１バイト目のもの
か第２バイト目のものかを選択する。25は出力イネーブ
ル信号で、RAMバッファ６をイネーブル状態に設定す
る。26はクリア信号で、ラッチ回路11にラッチされたデ
ータをクリアする。27はラッチ信号で、ラッチ回路11の
クロックポートに出力され、このラッチ信号27によりシ
フトデータ14をラッチ回路11がラッチする。28はラッチ
出力で、ラッチ回路８からビットシフト回路９に出力さ
れる。31はラッチ回路で、RAM4から読み出された読出し
データ７をラッチする。32はアンド回路（論理積演算手
段）で、ラッチ回路31のラッチ出力（読出しデータ７）
36とビットシフトデータ35との論理積をとり、アンド回
路32を後段のOR回路33（第２論理和演算手段）に出力す
る。38はオア出力で、RAM4に書き込みデータとして出力
される。39はラッチ信号で、このラッチ信号39に基づい
てラッチ回路31がRAM4から読み出された読出しデータ７
をラッチする。なお、34はラッチ出力である。 次に、第２図〜第４図を参照しながら第１図の動作に
ついて説明する。 第２図は、第１図に示したRAM4のメモリアクセス動作
を説明するタイミングチャートである。なお、第１図と
同一のものには同じ符号を付してある。 第３図はこの発明によるビットシフト動作を説明する
模式図であり、（ａ）は例えば８ビットのビットシフト
出力（「11111000」）を示し、第１図に示したビットシ
フト回路30がシフトするビットシフトデータ（例えば５
ビットシフト指令）に対応し、このビットシフトデータ
がアンド回路32に出力される。 （ｂ）は例えば８ビットの入力データを示し、データ
バス10を介してビットシフト回路９に出力されるデータ
に対応する。 （ｃ）はシフトデータ出力を示し、ビットシフト回路
９がCPUから入力されるシフト量指示信号18に基づいて
シフトした第１バイト目のデータに対応する。 （ｄ）は読出しデータラッチ出力を示し、RAM4からRA
Mバッファ６を介してラッチ回路31にラッチされた読出
しデータ７のラッチ出力に対応する。 （ｅ）はアンド出力を示し、第３図（ａ）に示したビ
ットシフト出力と第３図（ｄ）に示した読出しデータラ
ッチ出力とのアンド出力に対応し、このアンド出力がオ
ア回路33に出力される。 （ｆ）はオア出力を示し、第３図（ｅ）に示したアン
ド出力と第３図（ｃ）に示したシフトデータ出力とのオ
ア出力に対応し、このオア出力がRAM4に書き込まれる。 第４図はこの発明によるメモリアクセス制御動作手順
の一例を説明するフローチャートである。なお、（１）
〜（８）は各ステップを示す。 CPUからラッチ回路8,29にシフト量指示信号18に基づ
いてシフト値が、例えば第３図（ａ）に示されるよう
に、ビットシフト出力（「11111000」）がラッチ（セッ
ト）される（１）。次いで、CPUはアドレスバス19およ
びデータバス10にそれぞれアドレスおよびデータ（第３
図（ｂ）参照）を出力する（２）。次いで、起動信号２
を出力し（３）、CPUから出力されるリード／ライト信
号３によりタイミング発生回路１を第２図に示すタイミ
ングT1に起動する。 これらの信号が入力されると、タイミング発生回路１
はアドレスロード信号22をLOWにしてアドレスカウンタ2
0にアドレスバス19上のアドレスをロードし、アドレス
バス21にアドレスバス19のアドレスデータが第２図に示
すタイミングバス19のアドレスデータが第２図に示すタ
イミングT2で出力される。次いで、タイミング発生回路
１は選択信号24およびクリア信号26を各々LOWにする。
ビットシフト回路９は、シフト量指示信号18に応じてシ
フトした第１バイト目のデータ（第３図（ｃ）参照）を
シフトデータ14としてラッチ回路11およびOR回路12に出
力する。なお、初期設定終了後、ラッチ回路11はクリア
されているため、OR回路12のオア出力15はビットシフト
回路９のシフトデータ14と同値となる。 次いで、タイミング発生回路１は、RAM4から読み出さ
れた読出しデータ７をラッチ回路31にラッチするため、
ラッチ信号39を第２図に示すタイミングT4で出力する。
このため、ラッチ回路31から読出しデータ７に相当する
ラッチ出力36（第３図（ｄ）参照）が後段のアンド回路
32に出力される。アンド回路32は、アンド出力37をビッ
トシフト回路30のビットシフトデータ35との論理積をと
り、第３図（ｅ）に示すアンド出力、すなわちアンド出
力37が後段のOR回路33に出力される。OR回路33はアンド
出力37とOR回路12のオア出力15との論理和をとり、第３
図（ｆ）に示すオア出力を第２図に示すタイミングT5で
RAM4に入力データとして入力する。 次いで、タイミング発生回路１はリード／ライト信号
５を第２図に示すタイミングでT6でLOWにし、RAM4に入
力データを書き込んだ後にCPUに対して終了信号17を第
２図に示すタイミングT10に通知し、ラッチ回路29をク
リアし、ビットシフト回路30のビットシフトデータ35は
「０」となり、アンド回路32は閉じられる。 このとき、CPUは終了信号17が通知されるのを待機し
（５）、終了信号17が通知されたら、起動信号２を第２
図に示すタイミングT8でオフする。（６）。 一方、タイミング発生回路１はクリア信号26,選択信
号24を第２図に示すタイミングT8でともにハイレベルと
する。これに従って、ビットシフト回路９は第２バイト
目のビットシフトデータ14をラッチ回路11にラッチす
る。 このようにして、１サイクルの書き込みが終了する
と、CPUは最後の１バイトデータの出力がなされたかど
うかを判断し（７）、NOならばステップ（２）に戻り、
YESならば最終アクセス信号（LMCY信号）16を出力し
（８）、メモリアクセスを終了し、次のアドレスおよび
データの出力を実行するため、ステップ（１）からメモ
リアクセス制御を再開する。 次いで、CPUは次のデータをアドレスＮ＋１に書き込
むため、アドレスバス19,データバス10にアドレス，デ
ータを出力するとともに、タイミング発生回路１に起動
をかける。これにより、選択信号24は１回目のライトサ
イクルの終了時にLOWになっているため、ビットシフト
回路９のビットシフトデータ14が第１バイト目のデータ
が出力される。 一方、ラッチ回路11のラッチ出力13は前回のライトサ
イクルの第２バイト目のデータが保持されている。従っ
て、OR回路12のオア出力15には前回のライトサイクルの
ライトサイクルの第２バイト目と今回のライトサイクル
の第１バイト目の論理和がとられる。 一方、このとき、アンド回路32は閉じられているた
め、アンド出力37は「０」となりオア回路33に出力され
る。従って、OR回路33のオア出力38にはOR回路12のオア
出力15のみが出力される。次いで、タイミング発生回路
１はRAM4のリード／ライト信号５をLOWとし、Ｎ＋１番
地にデータを書き込み、CPUに終了信号17を出力する。 以後、このサイクルを繰り返しその時の第１バイト目
と前回の第２バイト目の論理和データをRAM4に書き込
み、第２バイト目はラッチ回路11にラッチされる。 なお、連続するアドレスの最後のアドレス（例えばＮ
＋ｎ番地）にライトする場合、CPUは上記ステップ
（８）に進み、最終アクセス信号16を出力する。これに
より、タイミング発生回路１は１回目のライトにおいて
は終了信号17をCPUに返さず、アドレスカウンタ20にイ
ンクリメント信号23を第２図に示すタイミングT10で出
力する。従って、RAM4のアドレスバス21は（Ｎ＋ｎ＋
１）となる。また、ラッチ回路11には第２バイト目がラ
ッチされるが、ビットシフト回路９のビットシフトデー
タ14とラッチ回路11のラッチ出力13は等しいため、OR回
路12のオア出力15は変化せずにOR回路12に出力される。
ここで、前回述べたように、アンド回路32は閉じたまま
であるため、OR回路33にはオア回路12のオア出力15のみ
が出力され、RAM4の第２バイト目のデータとして入力さ
れる。ここで、タイミング発生回路１はRAM4にリード／
ライト信号５をLOWとすることにより、RAM4のアドレス
（Ｎ＋ｎ＋１）番地に第２バイト目のデータが書き込ま
れる。そこで、ラッチ回路11をクリアするとともに、終
了信号17を出力して連続アドレスのアクセスを終了す
る。 なお、上記実施例では既に書き込まれたRAM4上のデー
タと新規に入力されたデータに書き換える場合について
説明したが、第１図に示したOR回路33の入力にアンド回
路32のアンド出力37とラッチ回路31のラッチ出力36とを
切り換えるデータ選択回路を設けることにより、既に書
き込まれたデータと次に書き込まれるデータとの論理和
を演算しながら書き込むことも、この発明の主旨に沿う
ところである。 （発明の効果） 以上説明したように、この発明によれば、制御手段が
前記識別手段によりｎ番目の入力データが最終データで
あると識別される場合に、前記論理和演算手段によっ
て、前記記憶手段に記憶されるｎ−１番目のシフトアウ
トデータと前記データシフト手段によってシフトされた
ｎ番目のシフトデータとの論理和を実行させ、前記記憶
手段にｎ番目のシフトアウトデータを記憶させ、前記論
理和演算手段によって前記記憶手段に記憶されている前
記ｎ番目のシフトアウトデータと、前記データシフト手
段からシフトアウトされた前記ｎ番目のシフトアウトデ
ータとの論理和を実行させる一方、前記識別手段により
ｎ番目の入力データが最終データでないと識別される場
合に、前記論理和演算手段によって、前記記憶手段に記
憶されるｎ−１番目のシフトアウトデータと前記データ
シフト手段によってシフトされたｎ番目のシフトデータ
の論理和を実行させ、前記記憶手段にｎ番目のシフトア
ウトデータを記憶させるので、入力されるデータを指定
されるビット分シフトしながらデータをメモリに書き込
む際に、最後のビットシフトに伴うシフトデータを損な
うことなく少ないアクセス回数で、かつ通常のメモリ書
込みアクセスと同様のメモリアクセスで書き込むことが
できるという効果を奏する。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すメモリアクセス回路
の構成を説明するブロック図、第２図は第１図に示した
RAMのメモリアクセス動作を説明するタイミングチャー
ト、第３図はこの発明によるビットシフト動作を説明す
る模式図、第４図はこの発明によるメモリアクセス制御
動作手順の一例を説明するフローチャート、第５図は従
来のイメージデータ展開動作を説明する模式図である。 図中、１はタイミング発生回路、４はRAM、8,11,29,31
はラッチ、12,33はOR回路、32はアンド回路である。
の構成を説明するブロック図、第２図は第１図に示した
RAMのメモリアクセス動作を説明するタイミングチャー
ト、第３図はこの発明によるビットシフト動作を説明す
る模式図、第４図はこの発明によるメモリアクセス制御
動作手順の一例を説明するフローチャート、第５図は従
来のイメージデータ展開動作を説明する模式図である。 図中、１はタイミング発生回路、４はRAM、8,11,29,31
はラッチ、12,33はOR回路、32はアンド回路である。
Claims (1)
- (57)【特許請求の範囲】 １．入力データをシフトさせてメモリに順次書き込むメ
モリアクセス回路であって、 入力データのシフト量を指示する指示手段と、 前記指示手段から指示されるシフト量に対応して前記入
力データを所定ビット分シフトするデータシフト手段
と、 前記データシフト手段によってシフトアウトされたシフ
トアウトデータを記憶する記憶手段と、 前記記憶手段に記憶されているシフトアウトデータと、
前記データシフト手段からのデータとの論理和を実行す
る論理和演算手段と、 前記入力データが最終データであるかどうかを識別する
識別手段と、 前記識別手段によりｎ番目の入力データが最終データで
あると識別される場合に、前記論理和演算手段によっ
て、前記記憶手段に記憶されるｎ−１番目のシフトアウ
トデータと前記データシフト手段によってシフトされた
ｎ番目のシフトデータとの論理和を実行させ、前記記憶
手段にｎ番目のシフトアウトデータを記憶させ、前記論
理和演算手段によって前記記憶手段に記憶されている前
記ｎ番目のシフトアウトデータと、前記データシフト手
段からシフトアウトされた前記ｎ番目のシフトアウトデ
ータとの論理和を実行させる一方、前記識別手段により
ｎ番目の入力データが最終データでないと識別される場
合に、前記論理和演算手段によって、前記記憶手段に記
憶されるｎ−１番目のシフトアウトデータと前記データ
シフト手段によってシフトされたｎ番目のシフトデータ
の論理和を実行させ、前記記憶手段にｎ番目のシフトア
ウトデータを記憶させる制御手段と、 を有することを特徴とするメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131648A JP2854301B2 (ja) | 1987-05-29 | 1987-05-29 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131648A JP2854301B2 (ja) | 1987-05-29 | 1987-05-29 | メモリアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299458A JPS63299458A (ja) | 1988-12-06 |
| JP2854301B2 true JP2854301B2 (ja) | 1999-02-03 |
Family
ID=15062970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62131648A Expired - Lifetime JP2854301B2 (ja) | 1987-05-29 | 1987-05-29 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854301B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05130383A (ja) * | 1991-11-01 | 1993-05-25 | Sanyo Electric Co Ltd | 画像処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054056A (ja) * | 1983-09-02 | 1985-03-28 | Nec Corp | ビットデ−タ書込メモリインタ−フェ−ス回路 |
| JPS60159496U (ja) * | 1984-03-30 | 1985-10-23 | 株式会社東芝 | 画像デ−タ変換回路 |
-
1987
- 1987-05-29 JP JP62131648A patent/JP2854301B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63299458A (ja) | 1988-12-06 |
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