JP2523662B2 - メモリアクセス回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は例えばビツトイメージのようなデータを書込
むビツトマツプメモリ等の対応するメモリアクセス回路
に関するものである。

［従来の技術］ ホストコンピユータ等から送られてくるコードデータ
等の文書情報を内容のメモリ上にビツトイメージとして
展開し、然る後にこれを読出してレーザビームプリンタ
等に出力する文書出力装置では、メモリ上にビツトイメ
ージを展開する際、既に展開されてメモリに格納されて
いるデータと、これからメモリに展開しようとするデー
タとの論理和等の演算を行つて書込む場合が多い。

［発明が解決しようとする問題点］ このような場合、メモリのアドレスのうち、データが
展開されていないアドレスに対応しても一旦メモリから
データを読出し、書込もうとするデータとの論理演算を
行う必要があるため、メモリへのアクセス時間が長くな
るという欠点があつた。

本発明は上述従来例に鑑みて成されたもので、メモリ
の各アドレスに対応してアクセスがあつたかどうかを示
すフラグを備え、このフラグを基に既にアクセスしたメ
モリのアドレスに対しては、メモリに格納されているデ
ータと書込もうとするデータとの論理演算を行つて書込
み、アクセスされていないメモリアドレスに対しては、
メモリのデータの読出しを行うことなくデータの書込み
だけを行うことによりメモリへのアクセス時間を短縮し
たメモリアクセス回路を提供することを目的とする。

［問題点を解決するための手段］ 上記目的を達成するために本発明のメモリアクセス回
路は以下の様な構成からなる。即ち、 CPUとメモリに介在して該メモリへのデータの入出力
制御を行うメモリアクセス回路であって、前記メモリの
各アドレスがアクセスされたかを各アドレス毎に記憶す
る記憶手段と、前記メモリに格納されているデータと前
記メモリへの書込みデータとの論理演算を行う演算手段
と、前記メモリへのデータの書込み時、前記記憶手段の
記憶内容に応動して演算結果あるいは書込みデータのい
ずれかを選択して書込む手段とを備える。

［作用］ 以上の構成において、メモリの各アドレスがアクセス
されたかを、各アドレス毎に記憶手段に記憶する。メモ
リへのデータの書込み時、既にアクセスされたメモリの
アドレスに書込むときは、メモリに格納されているデー
タとメモリへの書込みデータとの論理演算を行つてメモ
リに格納し、まだアクセスされていないメモリのアドレ
スに書込むときは、書込みデータをそのままメモリに書
込むように動作する。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳
細に説明する。

［メモリアクセス回路の接続説明（第２図）］ 第２図は実施例のメモリアクセス回路101とCPU回路10
0及びメモリ27との接続を示す図である。

図中、100はCPU回路で、メモリアクセス回路101を介
してメモリ27へのアクセスを行う。CPU回路100は、例え
ばマイクロプロセツサ等のMPUとMPUの制御プログラムや
データ等を格納しているROM等を含んでいる。

次に各信号線の説明を行う。

２はCPU回路100よりメモリアクセス回路101に対して
メモリアクセスの起動を行う起動信号で、この信号２に
よりメモリアクセス回路101の動作が開始される。３は
メモリ27への書込みあるいはメモリ27よりの読出しを指
示するリード／ライン信号（R/信号）で、ハイレベル
のときはメモリ27よりの読出し、ロウレベルときはメモ
リ27への書込みを示している。

４はメモリ27にデータを書込む際、既にメモリ27に書
かれているデータとの論理和をとらずに、ただデータを
メモリ27に書込むモードであることを示すWOLY/信号で
ある。（“/"はロウレベルのときに有効となる信号（ロ
ウツルー信号）であることを示している。）５はメモリ
27のデータ読出し時、メモリ27にデータ“0"を書込むモ
ードであることを示すRAW0信号である。MEMCLR/信号６
はメモリ27のデータを０クリアするモードであることを
示す信号である。

16はCPU回路100より出力されるメモリ27のアドレスバ
ス、17はCPU回路100よりメモリ27のリード／ライトデー
タを入出力するデータバスである。21はメモリアクセス
回路101よりメモリ27の入力データ信号、18はメモリ27
よりメモリアクセス回路101に読出されるデータ信号で
ある。13はメモリアクセス回路101よりメモリ27に出力
されるリード／ライト信号で、R/信号３と同様にハイ
レベルでメモリ27よりの読出しを、ロウレベルでメモリ
27への書込みを示している。29はメモリ27の各アドレス
のアクセス終了時に、メモリアクセス回路101よりCPU回
路100に出力される終了信号である。

［メモリアクセス回路の説明（第１図）］ 第１図は実施例のメモリアクセス回路101の概略構成
を示すブロツク図で、第２図と共通部分は同一記号で示
している。

図中、１はタイミング発生回路で、CPU回路100よりの
起動信号２を入力すると動作を開始し、CPU回路100より
の制御信号や、後述するフラグメモリ28よりの信号14を
もとに各種信号を出力する。そしてメモリ27の１回のア
クセスが終了すると終了信号29をCPU回路100に出力して
いる。8,10はそれぞれレジスタ23,24のラツチ信号、７
はレジスタ23の出力エネーブル信号、9,11はそれぞれレ
ジスタ23,24のクリア信号である。26はレジスタ25にラ
ッチされたデータと、レジスタ24にラツチされたデータ
との論理和をとる論理和回路である。

28はメモリ27の各アドレスに対応してフラグ情報を格
納するフラグメモリで、メモリ27の書込みサイクル毎に
AND回路22の出力値がメモリ27のアドレス値と同一のア
ドレスに格納される。AND回路22の出力信号15はメモリ2
7の消去モードのとき（RAW0信号５とMEMCLR信号６のい
ずれかがロウレベルのとき）は“0"に設定される。フラ
グメモリ28よりのフラグ信号14はフラグメモリ28の出力
データである。尚、このフラグメモリ28は、例えば高速
のキヤツシユメモリ等で構成されており、フラグメモリ
28のメモリアクセスの時間は、メモリ27のアクセス時間
に比べて充分早く設定されている。

［書込み動作説明（第１図、第３図〜第６図］ 第３図は実施例のメモリアクセス回路101を用いたCPU
回路100からメモリ27へのデータ書込み処理を示すフロ
ーチヤートである。

ステツプS1でメモリ27のアドレスデータと書込みデー
タのそれぞれをアドレスバス16とデータバス17に出力す
る。ステツプS2でリード／ライト信号（R/）３をロウ
レベルにして書込み動作であることを知らせ、ステツプ
S3で起動信号２をロウレベルにする。これによりメモリ
アクセス回路101のタイミング発生回路１が動作を開始
する。

このときのタイミング発生回路１の動作を示したのが
第４図のタイミングチヤートである。

起動信号２の入力後、タイミングT11でラツチ信号10
が立上り、レジスタ24にデータバス17のデータがラツチ
される。次にタイミングT12でフラグメモリ28より、現
在のアドレスバス16のアドレスに対応するフラグ信号14
が読出される。これは、このときリードライト信号13が
まだハイレベルであるためフラグメモリ28を読出しモー
ドとなつているためである。

第４図のタイミングチヤートはフラグ信号14がオフ、
即ち現在、メモリ27の当該アドレスに格納されているデ
ータと、これから書込もうとするデータ（レジスタ24に
ラツチされているデータ）との論理和を取ることなしに
メモリ27にデータを書込むモードであることを示してい
るため、タイミングT12でレジスタ25をクリアするクリ
ア信号11をロウにして出力している。これにより論理和
回路26の一方の入力であるデータ20は“0"となり、論理
和回路26の出力21はレジスタ24の出力データと同一にな
る。

タイミングT13でリードライト信号13がロウレベルに
なり、タイミングT14で立上ることによりメモリ27に論
理和回路26の出力21が書込まれる。このときフラグメモ
リ28の入力15はハイレベル（“1"）であるため、アドレ
スバス16で指示されたフラグメモリ28のアドレス（メモ
リ27のアドレスと同一）に“1"が書込まれる。タイミン
グT14でメモリ27へのデータ書込みが終了すると、終了
信号29をロウレベルにしてCPU回路100にメモリ27へのア
クセスが終了したことを知らせる。

こうしてCPU回路100は終了信号29を入力すると第３図
のステツプS4よりステツプS5に進み、起動信号２をハイ
レベルにして処理を終了する（タイミングT15）。メモ
リアクセス回路101のタイミング発生回路１はこれによ
り終了信号29をハイレベル（オフ）にする。

尚、第４図のタイミングチヤートにおいて、前述した
ようにフラグメモリ28のアクセス時間は極めて短いた
め、フラグ信号14の読み込みは起動信号２の立下りとほ
ぼ同時に実行できる。こうすることにより、１サイクル
の処理時間がより早くなり、全体として処理時間が短縮
できる。

第５図はフラグメモリ28のフラグ信号14がハイレベル
のときの動作タイミングを示す図である。

第４図のタイミングチヤートと比較すれば明らかな如
く、タイミングT21でラツチ信号10を出力してレジスタ2
4にデータバス17上の書込みデータをラツチした後、タ
イミングT22でフラグメモリ28よりのフラグ信号14をチ
エツクする。フラグ信号14がハイレベルのときはレジス
タ25のクリア信号11をハイレベルにする。タイミングT2
3ではラツチ信号12を出力して、メモリ27より読出され
た現在のアドレスバス16のアドレスのデータをレジスタ
25にラツチする。

リードライト信号13はタイミングT24でロウレベルに
なり、タイミングT25で立上るとメモリ27にレジスタ24
とレジスタ25の出力値の論理和データ（書込むべきデー
タとメモリ27に既に書込まれているデータとの論理和デ
ータ）が書込まれる。タイミングT25で終了信号29がCPU
回路100に出力されると、タイミングT26で起動信号２が
オフされる。これによりタイミング発生回路１は終了信
号29がハイレベルにして処理を終了する。尚、タイミン
グT25でリードライト信号13が立上ると、メモリ27と同
じフラグメモリ28のアドレスに“1"が書込まれることは
第４図の場合と同一である。

尚、第４図、第５図はCPU回路100が、既にメモリ27に
書込まれているデータと、これからメモリ27に書込むデ
ータとの演算を行つてメモリ27に書込むモードを設定
（WOLY信号５がハイレベル）しているが、WOLY信号５が
ロウレベルのときは、フラグ信号14をチエツクすること
なく無条件にレジスタ25のクリア信号11を出力して、論
理和回路26の一方の入力20を“0"にすればよい。

第６図はCPU回路100によるメモリ27とフラグメモリ28
のクリア処理を示すフローチヤートである。

ステツプS10でMEMCLR信号６をロウレベルで出力し、
ステツプS11でメモリ27のアドレスをアドレスバス16に
出力する。ステツプS12ではR/信号３をロウレベルに
し、ステツプS13で起動信号２をロウレベルにするとタ
イミング発生回路１が動作を開始する。

タイミング発生回路１はメモリ27のクリアモードであ
るため、クリア信号９と11を共にロウにしてレジスタ24
と25をクリアし、リードライト信号13をロウレベルから
ハイレベルに変化させてメモリ27にデータ“0"を書込
む。このときフラグメモリ28の入力データ15は、MEMCLR
信号６がロウレベルであるためAND回路22により“0"と
なつており、フラグメモリ28のアドレスにも“0"が書込
まれることになる。こうしてメモリ27への書込みサイク
ルが終了すると終了信号29をCPU回路100に出力する。

CPU回路100は終了信号29を入力するとステツプS14か
らステツプS15に進み、起動信号２をオフにする。ステ
ツプS16ではメモリ27のクリアしたいエリア全てについ
て、メモリ27のクリア処理が終了したかをみる。終了し
ていないときは再びステツプS11に戻つて前述の動作を
実行するが、メモリ27の全てに対して処理が終了すると
ステツプS17に進み、MEMCLR信号６をオフ（ハイレベ
ル）にして処理を終了する。

［読出し動作の説明（第１図、第７図、第８図）］ 第７図はCPU回路100によるメモリ27よりのデータ読込
み処理を示すフローチヤートである。

ステツプS20でRAW0信号５をロウレベルにして、メモ
リ27の読出し及びフラグメモリ28とメモリ27のクリア処
理モードであることを指示する。ステツプS21でアドレ
スバス16に読出すべきメモリ27のアドレスデータを出力
し、ステツプS22でR/信号３をハイレベルにする。ス
テツプS23では起動信号２をロウレベルにしてメモリア
クセス回路101の動作を開始させる。

このときのタイミングを示したのが第８図のタイミン
グチヤートである。

タイミング発生回路１はタイミングT30で起動信号２
の立下りを検知すると、メモリ27をクリアするためクリ
ア信号9,11をロウレベルにしてレジスタ24、25を０クリ
アする。CPU回路100よりの読出しモードであるため、リ
ードライト信号13はハイレベルとなつている。タイミン
グT31でラツチ信号８を立上げてレジスタ23にメモリ27
より読出されたデータをラツチする。そして出力イネー
ブル信号７をロウレベルにして、データバス17にレジス
タ23のデータを出力する。

次に、タイミング発生回路１はタイミングT32でリー
ドライト信号13をロウレベルにし、タイミングT33でリ
ードライト信号13を立上げる。これにより論理和回路26
よりデータ“0"が出力されてメモリ27に書込まれる。こ
れと同時にフラグメモリ28の同じアドレスには、AND回
路22の出力データ15（RAW0がロウレベルであるため
“0"）が書込まれてフラグがクリアされる。こうして１
サイクルが終了すると終了信号29をオフにする。

これにより第７図において、CPU回路100はステツプS2
4からステツプS25に進み、レジスタ23よりデータを読込
む（このタイミングは第８図中、80で示した部分であ
る）。この後、ステツプS26で起動信号２をハイレベル
にして（タイミング34）処理を終了する。

尚、本実施例ではメモリ27に既に書込まれているデー
タと、これからメモリ27に書込もうとするデータとの論
理和をとつてメモリ27に書込むようにしたが、これに限
定されるものでなく、例えば論理和回路26の代わりに論
理積回路や排他的論理和回路等を用いれば、他の論理演
算を行うことができる。

以上説明したように本実施例によれば、イメージ、文
字等をメモリ上に展開する際、メモリの各アドレスに対
応するフラグを持たせ、フラグがオンのときはメモリの
読出し動作を行つて書込みデータとの論理演算を行い、
フラグがオフのときはメモリの読出しを行わずデータの
書込みだけを行うにし、これら２つの動作をCPUに負担
をかけることなく制御できるため、迅速にメモリへのデ
ータ展開が可能となつた。

又、展開されたデータをメモリから読出す際にメモリ
のクリア、フラグメモリのクリアが同時に行うことがで
きるため、CPUによるメモリのクリア動作が不必要とな
り、CPUの負荷が軽くなる効果がある。

［発明の効果］ 以上述べた如く本発明によれば、メモリに格納されて
いるデータとこれから書込もうとするデータとの論理演
算等を行つて高速にメモリに書込むことができるため、
メモリへのアクセス時間を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の１実施例のメモリアクセス回路の概略
構成を示すブロツク図、 第２図はCPU回路とメモリアクセス回路及びメモリとの
接続を示す図、 第３図はCPU回路によるメモリへのデータ書込み処理の
動作フローチヤート、 第４図、第５図は第３図のフローチヤートにおける本実
施例のタイミング図、 第６図はメモリとフラグメモリのクリア処理を示すフロ
ーチヤート、 第７図はメモリ上に展開されたデータを読込む際の動作
を示すフローチヤート、 第８図は第７図のフローチヤートに基づくタイミングを
示す図である。 図中、１……タイミング発生回路、２……起動信号、３
……リード／ライト信号（R/）、４……WOLY信号、５
……RAW0信号、６……MEMCLR信号、７……出力エネーブ
ル信号、8,10,12……ラッチ信号、9,11……クリア信
号、13……リードライト信号、14……フラグ信号、15…
…フラグ入力信号、16……アドレスバス、17……データ
バス、23〜25……レジスタ、26……論理和回路、27……
メモリ、28……フラグメモリ、100……CPU回路、101…
…メモリアクセス回路である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】CPUとメモリに介在して該メモリへのデー
   タの入出力制御を行うメモリアクセス回路であつて、 前記メモリの各アドレスがアクセスされたかを各アドレ
   ス毎に記憶する記憶手段と、 前記メモリに格納されているデータと前記メモリへの書
   込みデータとの論理演算を行う演算手段と、 前記メモリへのデータの書込み時、前記記憶手段の記憶
   内容に応動して演算結果あるいは書込みデータのいずれ
   かを選択して書込む手段とを備えることを特徴とするメ
   モリアクセス回路。
2. 【請求項２】前記メモリの消去時、前記記憶手段の対応
   するアドレスの情報を同時に消去する手段を備えること
   を特徴とする特許請求の範囲第１項に記載のメモリアク
   セス回路。