JPH02208783A - データ制御回路 - Google Patents
データ制御回路Info
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- JPH02208783A JPH02208783A JP3072889A JP3072889A JPH02208783A JP H02208783 A JPH02208783 A JP H02208783A JP 3072889 A JP3072889 A JP 3072889A JP 3072889 A JP3072889 A JP 3072889A JP H02208783 A JPH02208783 A JP H02208783A
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- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 4
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 2
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はビットイメージに展開された情報をメモリから
読み出して表示器または記録装置に転送制御するための
データ制御装置に関する。
読み出して表示器または記録装置に転送制御するための
データ制御装置に関する。
〔従来技術〕 、
従来より、メモリ上にビットイメージで展開されたデー
タをＣＲＴ等の表示器に表示し、もしくはプリンタ等の
記録装置に記録するための装置においては、展開された
イメージを移動する処理が頻繁に行われている。この場
合、制御部にＣＰＵを用い、メモリ上に展開したビット
イメージデータをビット単位で読み込み、或いは消去す
る処理手段を備えたデータ制御装置が用いられる。
タをＣＲＴ等の表示器に表示し、もしくはプリンタ等の
記録装置に記録するための装置においては、展開された
イメージを移動する処理が頻繁に行われている。この場
合、制御部にＣＰＵを用い、メモリ上に展開したビット
イメージデータをビット単位で読み込み、或いは消去す
る処理手段を備えたデータ制御装置が用いられる。
しかし、従来のデータ制御装置にあっては、ビットイメ
ージデータの移動をビット単位で行っているため、迅速
な処理を行うことができなかった。
ージデータの移動をビット単位で行っているため、迅速
な処理を行うことができなかった。
本発明の目的は、このような従来技術の問題を解決でき
、ビットイメージの遂次転送を無くし、必要なビットの
みに対して処理を行うことができ、迅速なデータ処理が
可能なデータ制御装置を提供することである。
、ビットイメージの遂次転送を無くし、必要なビットの
みに対して処理を行うことができ、迅速なデータ処理が
可能なデータ制御装置を提供することである。
本発明は、メモリ上のビット情報の内の処理希望のマス
クビットを指示し、この指示したマスクピント情報と該
情報に対応してメモリより読み出した情報との論理条件
が成立するとききに、そのビットを消去する構成により
、上記目的を達成するものである。
クビットを指示し、この指示したマスクピント情報と該
情報に対応してメモリより読み出した情報との論理条件
が成立するとききに、そのビットを消去する構成により
、上記目的を達成するものである。
以下、第１図及び第２図を参照して本発明を具体的に説
明する。
明する。
第１図は本発明によるデータ制御装置の一実施例を示す
ブロック図、第２図は第１図に示すデータ制御装置を通
用した装置のブロック図である。
ブロック図、第２図は第１図に示すデータ制御装置を通
用した装置のブロック図である。
第２図において、１００は装置全体の制御を総括するＣ
ＰＵ、１０１はデータを記憶するＲＡＭ。
ＰＵ、１０１はデータを記憶するＲＡＭ。
１０２はＲＡＭｌ０Ｉに対するデータの読み出し及び書
き込みを制御する本発明のデータ制御装置、１０３はＣ
ＰＵＩ ００を実行させるためのプログラムが格納され
たＲＯＭ、１０４はＲＡＭｌ０Ｉに書き込むためのデー
タが入力されるデータ入力部、１０５は入力データ又は
ＲＡＭｌ０Ｉよりのデータを表示部（不図示）等に表示
させるデータ出力部である。
き込みを制御する本発明のデータ制御装置、１０３はＣ
ＰＵＩ ００を実行させるためのプログラムが格納され
たＲＯＭ、１０４はＲＡＭｌ０Ｉに書き込むためのデー
タが入力されるデータ入力部、１０５は入力データ又は
ＲＡＭｌ０Ｉよりのデータを表示部（不図示）等に表示
させるデータ出力部である。
以上の構成において、データ入力部１０４より文章情報
等のデータがＣＰＵ１００によって取り込まれ、データ
制御装置１０２を介してＲＡＭｌ０１にビットイメージ
で書き込まれる。ＲＡＭｌ０１内のデータは、必要に応
じて編集（移動、消去等）が行われ、ＣＰＵＩ ００よ
り与えられる指令に応じてデータ制御回路１０２によっ
て読み出され、処理が加えられる。処理されたデータ又
は入力データはＣＰＵ１００の管理のもとにデータ出力
部１０５に送られ、表示装置に表示され或いは記録装置
に記録される。
等のデータがＣＰＵ１００によって取り込まれ、データ
制御装置１０２を介してＲＡＭｌ０１にビットイメージ
で書き込まれる。ＲＡＭｌ０１内のデータは、必要に応
じて編集（移動、消去等）が行われ、ＣＰＵＩ ００よ
り与えられる指令に応じてデータ制御回路１０２によっ
て読み出され、処理が加えられる。処理されたデータ又
は入力データはＣＰＵ１００の管理のもとにデータ出力
部１０５に送られ、表示装置に表示され或いは記録装置
に記録される。
次に、第１図において、１は第２図のＣＰＵｌ００より
与えられる起動信号１３とリード（Ｒ）／ライ） （Ｗ
＞信号１４により起動され本実施例による装置のタイミ
ングを制御するタイミング発生回路、２はビットイメー
ジによるデータが格納されるＲＡＭ、４はＲＡＭ２から
データを読み出す（リード）ためのラッチ回路、５はデ
ータバス１２のマスクデータをＣＰＵ１００よりのラッ
チ信号２０を受けて保持するラッチ回路である。
与えられる起動信号１３とリード（Ｒ）／ライ） （Ｗ
＞信号１４により起動され本実施例による装置のタイミ
ングを制御するタイミング発生回路、２はビットイメー
ジによるデータが格納されるＲＡＭ、４はＲＡＭ２から
データを読み出す（リード）ためのラッチ回路、５はデ
ータバス１２のマスクデータをＣＰＵ１００よりのラッ
チ信号２０を受けて保持するラッチ回路である。
６はラッチ回路５の出力データ２５とタイミング発生回
路１より出力される選択信号２１との排他的論理和をと
るイクスクルージブ・オア回路（以下、Ｅ−ＯＲ回路と
いう）、７はＢ−ＯＲ回路６の出力データ２６とＲＡＭ
２の出力データ２４の論理積をとるＡＮＤ回路、８はＣ
ＰＵ１００より出力されるＲ／Ｗ信号１４の指示に応じ
てデータバス１２上のデータ又はＡＮＤ回路７の出力デ
ータのいずれかを選択してＲＡＭ２に対する入力データ
２３とするセレクタである。セレクタ８はＲ／Ｗ信号１
４がＩＴ ＨｔｔレベルのときにＡＮＤ回路７の出力デ
ータ２７をＲＡＭ２へ送出し、逆にＩｆ Ｌ”レベルの
ときにデータバス１２上のデータをＲＡＭ２へ送出する
。また、指示信号１５は、ＣＰＵ１００より与えられて
、ＲＡＭ２のデータリードの際、データ処理を行わせる
か否かを指示するものである。
路１より出力される選択信号２１との排他的論理和をと
るイクスクルージブ・オア回路（以下、Ｅ−ＯＲ回路と
いう）、７はＢ−ＯＲ回路６の出力データ２６とＲＡＭ
２の出力データ２４の論理積をとるＡＮＤ回路、８はＣ
ＰＵ１００より出力されるＲ／Ｗ信号１４の指示に応じ
てデータバス１２上のデータ又はＡＮＤ回路７の出力デ
ータのいずれかを選択してＲＡＭ２に対する入力データ
２３とするセレクタである。セレクタ８はＲ／Ｗ信号１
４がＩＴ ＨｔｔレベルのときにＡＮＤ回路７の出力デ
ータ２７をＲＡＭ２へ送出し、逆にＩｆ Ｌ”レベルの
ときにデータバス１２上のデータをＲＡＭ２へ送出する
。また、指示信号１５は、ＣＰＵ１００より与えられて
、ＲＡＭ２のデータリードの際、データ処理を行わせる
か否かを指示するものである。
１１はＣＰＵ１００に接続されるアドレスバス、１６は
タイミング発生回路１より出力される終了信号、１７は
ＲＡＭ （Ｒ／Ｗ）信号、１９はタイミング発生回路１
よりラッチ回路４に与えられる出力イネーブル信号、２
２はタイミング発生回路ｌよりラッチ回路４に与えられ
るラッチ信号である。
タイミング発生回路１より出力される終了信号、１７は
ＲＡＭ （Ｒ／Ｗ）信号、１９はタイミング発生回路１
よりラッチ回路４に与えられる出力イネーブル信号、２
２はタイミング発生回路ｌよりラッチ回路４に与えられ
るラッチ信号である。
次に、第１図の構成のデータ制御装置の動作について、
第３図及び第４図を参照して説明する。
第３図及び第４図を参照して説明する。
ＣＰＵ１００はデータバス１２を介してラッチ回路５に
対し、マスクするビット情報をランチ信号によりラッチ
する。例えば、ビット０〜５までを読み出してクリアす
る場合、第４図（ｂ）のようにビットＯ〜５に１をセッ
トする。次に、ＣＰＵ１００はアドレスバス１１にアド
レスを出し、Ｒ／Ｗ信号１４を反転（すなわちリード状
態に）し、さらに指示信号１５及び起動信号１３をＩｆ
Ｌ”レベルにする（第３図のタイミングＴ）。
対し、マスクするビット情報をランチ信号によりラッチ
する。例えば、ビット０〜５までを読み出してクリアす
る場合、第４図（ｂ）のようにビットＯ〜５に１をセッ
トする。次に、ＣＰＵ１００はアドレスバス１１にアド
レスを出し、Ｒ／Ｗ信号１４を反転（すなわちリード状
態に）し、さらに指示信号１５及び起動信号１３をＩｆ
Ｌ”レベルにする（第３図のタイミングＴ）。
タイミング発生回路１は、選択信号を゛Ｌ゛ルベルにし
、これによりＥ−ＯＲ回路６の出力データ２６はラッチ
回路５にラッチされているデータ２５と同一になる。Ｒ
ＡＭ２は規定のアクセス時間の後、アドレスバス１１に
よって指定されたアドレスのデータをデータ２４として
ＡＮＤ回路７へ出力する。
、これによりＥ−ＯＲ回路６の出力データ２６はラッチ
回路５にラッチされているデータ２５と同一になる。Ｒ
ＡＭ２は規定のアクセス時間の後、アドレスバス１１に
よって指定されたアドレスのデータをデータ２４として
ＡＮＤ回路７へ出力する。
このとき、ＡＮＤ回路７の他方の入力データ２６はラッ
チ回路５と同一である。したがって、ＡＮＤ回路７の出
力データ２７はラッチ回路５に１″がセットされている
ビットについてＲＡＭ２のデータが出力されることにな
る。このときタイミング発生回路１はラッチ信号２２及
び出力イネーブル信号１９をＩｔ Ｌ”レベルにする（
第３図のタイミングＴ２）。これによって、ラッチ回路
４にデータ２７がセットされると共に、その情報がデー
タバス１２へ出力される。すなわち、データバス１２に
はラッチ回路５にＩｆ Ｉ ＩＩがセットされているビ
ットについてのみＲＡＭ２のデータが出力される。
チ回路５と同一である。したがって、ＡＮＤ回路７の出
力データ２７はラッチ回路５に１″がセットされている
ビットについてＲＡＭ２のデータが出力されることにな
る。このときタイミング発生回路１はラッチ信号２２及
び出力イネーブル信号１９をＩｔ Ｌ”レベルにする（
第３図のタイミングＴ２）。これによって、ラッチ回路
４にデータ２７がセットされると共に、その情報がデー
タバス１２へ出力される。すなわち、データバス１２に
はラッチ回路５にＩｆ Ｉ ＩＩがセットされているビ
ットについてのみＲＡＭ２のデータが出力される。
次に、タイミング発生回路１は選択信号２１をＩｔ Ｈ
ＩＩレベルにし、ＲＡＭ （Ｒ／Ｗ）信号をＩＩ Ｌ″
レベルしライト可能状態にする（第３図のタイミングＴ
３）。これによってＥ−ＯＲ回路６の出力データ２６が
反転し、ＡＮＤ回路７の出力データはラッチ回路５にｒ
ｅ ＯＩｔがセットされているビットについてのみＲＡ
Ｍ２のデータが出力される。一方、セレクタ８の出力デ
ータ２３ （すなわち、ＲＡＭ２の入力データ）は、Ｒ
／Ｗ信号がＨＩＴレベルであるため、ＡＮＤ回路７の出
力データ２７と同一になっているとともに、ＲＡＭ （
Ｒ／Ｗ）信号１７が”Ｌ”レベルにあるため、ＲＡＭ２
にデータ２７が書き込まれる。このとき、ＲＡＭ２には
、ラッチ回路５にＩＦ ＯＩｔがセットされているビッ
トは、リード前のデータと同一のデータが書き込まれ、
また、“１”がセットされているビットにはＩＴ Ｏｆ
ｆが書き込まれる０例えば、第４図のように、ビット６
〜１５が元のビット内容（第４図（ａ））のまま書き込
まれる。
ＩＩレベルにし、ＲＡＭ （Ｒ／Ｗ）信号をＩＩ Ｌ″
レベルしライト可能状態にする（第３図のタイミングＴ
３）。これによってＥ−ＯＲ回路６の出力データ２６が
反転し、ＡＮＤ回路７の出力データはラッチ回路５にｒ
ｅ ＯＩｔがセットされているビットについてのみＲＡ
Ｍ２のデータが出力される。一方、セレクタ８の出力デ
ータ２３ （すなわち、ＲＡＭ２の入力データ）は、Ｒ
／Ｗ信号がＨＩＴレベルであるため、ＡＮＤ回路７の出
力データ２７と同一になっているとともに、ＲＡＭ （
Ｒ／Ｗ）信号１７が”Ｌ”レベルにあるため、ＲＡＭ２
にデータ２７が書き込まれる。このとき、ＲＡＭ２には
、ラッチ回路５にＩＦ ＯＩｔがセットされているビッ
トは、リード前のデータと同一のデータが書き込まれ、
また、“１”がセットされているビットにはＩＴ Ｏｆ
ｆが書き込まれる０例えば、第４図のように、ビット６
〜１５が元のビット内容（第４図（ａ））のまま書き込
まれる。
このような処理ののち、タイミング発生回路１はＲＡＭ
（Ｒ／Ｗ）信号をＨにすると共に、終了信号１６をＩ
ｆ Ｌ ｆ＋レベルにし、ＣＰＵＩ ００に処理の終了
を伝達する（第３図のタイミングＴ４）。
（Ｒ／Ｗ）信号をＨにすると共に、終了信号１６をＩ
ｆ Ｌ ｆ＋レベルにし、ＣＰＵＩ ００に処理の終了
を伝達する（第３図のタイミングＴ４）。
この終了信号を受けたｃｐｕｉｏｏはリードサイクルを
終了する（第３図のタイミングＴ５）。
終了する（第３図のタイミングＴ５）。
以上により、ラッチ回路５にセットしたマスクビット情
報に応じて、指定したビットのみをリードすると共に、
ＲＡＭＺ内の応当するビットのデータがクリアされる。
報に応じて、指定したビットのみをリードすると共に、
ＲＡＭＺ内の応当するビットのデータがクリアされる。
次に、°第５図を参照して通常時におけるリード及びラ
イトサイクルの動作について説明す２る。
イトサイクルの動作について説明す２る。
まず、リードサイクルの場合、ｃｐｕｉｑｏはデータバ
ス１２を介してラッチ回路５にすべて２０″をセットす
る。つぎにＣＰＵ１００はアドレスバス１１にアドレス
を出し、Ｒ／Ｗ信号１４をＨＩＴレベル（リード状態）
にし、さらに起動信号１３をＩＩ Ｌ ＩＩレベルにす
る（タイミング２１）。
ス１２を介してラッチ回路５にすべて２０″をセットす
る。つぎにＣＰＵ１００はアドレスバス１１にアドレス
を出し、Ｒ／Ｗ信号１４をＨＩＴレベル（リード状態）
にし、さらに起動信号１３をＩＩ Ｌ ＩＩレベルにす
る（タイミング２１）。
このとき、指示信号１５は゛′Ｈ′ルベルのままにされ
ている。
ている。
タイミング発生回路１は指示信号１５がＩＴ ＨＩＴレ
ベルのため、選択信号２１はＩＴ ＨＩｔレヘルノマま
にあり、従って、Ｅ−ＯＲ回路６の出力データ２６はす
べて°１１″になり、ＲＡＭ２から読みだされたデータ
がそのままラッチ回路５に入力される。タイミング発生
回路１はラッチ信号２２を′。
ベルのため、選択信号２１はＩＴ ＨＩｔレヘルノマま
にあり、従って、Ｅ−ＯＲ回路６の出力データ２６はす
べて°１１″になり、ＲＡＭ２から読みだされたデータ
がそのままラッチ回路５に入力される。タイミング発生
回路１はラッチ信号２２を′。
ＨＩＴレベルにすると共に、出力イネーブル信号１９を
ＩＩ Ｌ ＩＩレベル（タイミングＴ２２）にし、つい
で終了信号１６をｔｔ Ｌ ｒｅレベルにする（タイミ
ングＴ２３）。この結果、データバス１２にはＲＡＭ２
のデータが、そのまま出力されることになり、ＣＰＵ１
００はリードサイクルを終了する（タイミングＴ２４）
。
ＩＩ Ｌ ＩＩレベル（タイミングＴ２２）にし、つい
で終了信号１６をｔｔ Ｌ ｒｅレベルにする（タイミ
ングＴ２３）。この結果、データバス１２にはＲＡＭ２
のデータが、そのまま出力されることになり、ＣＰＵ１
００はリードサイクルを終了する（タイミングＴ２４）
。
一方、ライトサイクルの場合、ＣＰＵ１００はアドレス
バス１１にアドレスを出すと共に、データバス１２にデ
ータを出し、Ｒ／Ｗ信号１４を１、 ＩＴレベル（ライ
ト状態）にし、起動信号１３をＩＩ １． ＩＩレベル
にする（タイミングＴ３１）。また、Ｒ／Ｗ信号１４が
ＴＴ ｌ、 ｔｌレベルであるため、セレクタ８はデー
タバス１２を選択し、ＲＡＭ２ヘデータバス１２上のデ
ータを入力データ２３として入力する。タイミング発生
回路１はＲＡＭ （Ｒ／Ｗ）信号１７をｎ ｌ、 ＩＩ
レベルにしくタイミングＴ３２）、ついでＲＡＭ （Ｒ
／Ｗ）信号１７を゛′Ｈパレベルにすると共に、終了信
号１６をｔｔ Ｌ Ｉｆレベルにする（タイミングＴ３
３） 、これにより、ＣＰＵ１００はライトサイクルを
終了（タイミングＴ３５）する。
バス１１にアドレスを出すと共に、データバス１２にデ
ータを出し、Ｒ／Ｗ信号１４を１、 ＩＴレベル（ライ
ト状態）にし、起動信号１３をＩＩ １． ＩＩレベル
にする（タイミングＴ３１）。また、Ｒ／Ｗ信号１４が
ＴＴ ｌ、 ｔｌレベルであるため、セレクタ８はデー
タバス１２を選択し、ＲＡＭ２ヘデータバス１２上のデ
ータを入力データ２３として入力する。タイミング発生
回路１はＲＡＭ （Ｒ／Ｗ）信号１７をｎ ｌ、 ＩＩ
レベルにしくタイミングＴ３２）、ついでＲＡＭ （Ｒ
／Ｗ）信号１７を゛′Ｈパレベルにすると共に、終了信
号１６をｔｔ Ｌ Ｉｆレベルにする（タイミングＴ３
３） 、これにより、ＣＰＵ１００はライトサイクルを
終了（タイミングＴ３５）する。
なお、本実施例においては、ＣＰＵがラッチ（レジスタ
）にマスクビットをセットする構成としているのである
が、このほか、バレルシフタ等によりＣＰＵの演算を介
することなくマスクビットをセントすることも可能であ
る。
）にマスクビットをセットする構成としているのである
が、このほか、バレルシフタ等によりＣＰＵの演算を介
することなくマスクビットをセントすることも可能であ
る。
（効果〕
以上の説明から明らかな如く、本発明によれば、ビット
イメージに展開されたデータを移動する際、必要なビッ
トのみを指定して読み出し、これを消去できるようにし
たので、ＣＰＵのアクセス回数及び演算回数を低減し、
データ移動に伴う処理速度の向上が可能になる。
イメージに展開されたデータを移動する際、必要なビッ
トのみを指定して読み出し、これを消去できるようにし
たので、ＣＰＵのアクセス回数及び演算回数を低減し、
データ移動に伴う処理速度の向上が可能になる。
第１図は本発明によるデータ制御装置の一実施例を示す
ブロック図、第２図は本発明のデータ制御装置を適用す
るに好適な装置の一例を示すブロック図、第３図はメモ
リに対するリードサイクルを示すタイミングチャート、
第４図は第１図の装置におけるデータ処理例を示す配列
説明図、第５図は通常処理におけるメモリアクセスサイ
クルを示すタイミングチャートである。 １・・・−・−・・−タイミング発生回路、２・−・・
・−・・・・ＲＡＭ、４．５・−・−・・・−ラッチ回
路、６ イクスクルージブ・オア（Ｅ−ＯＲ）回路
、？ ＡＮＤ回路、８ セレクタ、１００
ＣＰＵ。 代理人 弁理士 大 音 康 毅
ブロック図、第２図は本発明のデータ制御装置を適用す
るに好適な装置の一例を示すブロック図、第３図はメモ
リに対するリードサイクルを示すタイミングチャート、
第４図は第１図の装置におけるデータ処理例を示す配列
説明図、第５図は通常処理におけるメモリアクセスサイ
クルを示すタイミングチャートである。 １・・・−・−・・−タイミング発生回路、２・−・・
・−・・・・ＲＡＭ、４．５・−・−・・・−ラッチ回
路、６ イクスクルージブ・オア（Ｅ−ＯＲ）回路
、？ ＡＮＤ回路、８ セレクタ、１００
ＣＰＵ。 代理人 弁理士 大 音 康 毅
Claims (1)
- ビットイメージで展開されたデータを記憶するメモリと
、該メモリに記憶された情報のマスクビットを指示する
指示手段と、該手段により指示されたマスクビットの情
報と該情報に対応して前記メモリより読み出されたビッ
トとの論理をとる論理手段と、該論理手段によって論理
条件の成立した読み出しビットを消去する制御手段とを
具備することを特徴とする制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072889A JPH02208783A (ja) | 1989-02-09 | 1989-02-09 | データ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072889A JPH02208783A (ja) | 1989-02-09 | 1989-02-09 | データ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02208783A true JPH02208783A (ja) | 1990-08-20 |
Family
ID=12311728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072889A Pending JPH02208783A (ja) | 1989-02-09 | 1989-02-09 | データ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02208783A (ja) |
-
1989
- 1989-02-09 JP JP3072889A patent/JPH02208783A/ja active Pending
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