JPS63177236A - デユアルメモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリを２つのブロックに分けて同時に読み
／書きアクセスできるデュアルメモリアクセス回路に関
する。

〔従来の技術〕

質量分析計や核磁気共鳴装置その他の分析装置を使った
各種分析システムでは、多数回の分析データを取り込ん
で積算処理することによって、ノイズの影響を少な（し
ている、従来、例えばＡＤ変換器等を通すことによって
デジタルデータに変換して取り込まれた各種データの積
算では、一般に次のような手順により処理が実行される
。まず、積算されるメモリの領域を最初全て「０」とす
る。

次に、対象となるメモリ領域のデータを１ワード読み出
す。そして、取り込んだデータと読み出したデータとの
積算処理を行い、再び元のメモリ領域へそのデータを書
き込む。

〔発明が解決しようとする問題点〕

従来のデータ積算処理では、上記のような操作を行うが
、この間、２回のメモリアクセスが必要となる。そのた
め、その分積算等の処理速度が遅くなってしまうという
問題がある。

本発明は、上記の問題点を解決するものであって、デー
タの読み出しと同時に書き込み動作も可能にし、処理の
高速化を図ったデュアルメモリアクセス回路を提供する
ことを目的とする。

〔問題点を解決するための手段〕

そのために本発明のデュアルメモリアクセス回路は、与
えられたアドレスに加算又は減算を施してリードアドレ
スとライトアドレスとを発生するアドレス発生手段、２
つに分割してデータを記憶するメモリブロック、及び前
記アドレス発生手段で発生されたリードアドレスとライ
トアドレスを選択して前記メモリブロックの一方からデ
ータを読み出し、他方にデータを書き込むメモリアクセ
ス手段を備えたことを特徴とするものである。

〔作用〕

本発明のデュアルメモリアクセス回路では、アドレス発
生手段により与えられたアドレスからリードアドレスと
ライトアドレスを発生させ、メモリアクセス手段により
２つのメモリブロックに読み書きできるので、同時アク
セスが可能となり高速処理が可能となる。

〔実施例〕

以下、図面を参照しつつ実施例を説明する。

第１図は本発明に係るデュアルメモリアクセス回路の１
実施例構成を示す図であり、１はリードアドレス発生回
路、２はライトアドレス発生回路、３と４はアドレス選
択回路、５と６はメモリブロック、７はライトデータレ
ジスタ、８はメモリコントロール回路、９はリードデー
タレジスタ、１０は加減指定回路を示す。

第１図において、リードアドレス発生回路１は、データ
の読み出したいメモリ番地を記憶させる回路であり、ラ
イトアドレス発生回路２は、リードアドレスに＋１又は
−１したアドレスを計算する回路である。アドレス選択
回路３．４は、メモリ７’ｏツク５．６へ渡すメモリア
ドレスの選択を行う回路であり、リードアドレス発生回
路１内の最下位ビットの状態（ｌ又は０）によりリード
アドレス発生回路１側かライトアドレス発生回路２側の
入力ブロックのいずれかの選択を行うものである。メモ
リブロック５は、偶数番地のメモリ番地を持つメモリ本
体、メモリブロック６は、奇数番地のメモリ番地を持つ
メモリ本体である。ライトデータレジスタ７は、メモリ
ブロック５．６に書き込むデータを前辺ってセントして
おくレジスタであり、リードデータレジスタ９は、メモ
リブロック５．６から読み出されたデータを一次的に記
憶させるレジスタである。メモリコントロール回路８は
、メモリブロック５．６用のコントロール信号を発生さ
せる回路である。加減指定回路１０は、ライトアドレス
発生回路２においてリードアドレスに＋１を行うか−１
を行うかを指定するものである。

次に動作を説明する。

第１図に示すデュアルメモリアクセス回路の基本的な動
作は第２Ｕ！Ｊに示すようになる。第２図の動作では、
表向きはＲｅ　、Ｒ＋　、Ｒｅ　、・旧・・の動作すな
わちメモリブロック５．６に対するリード命令の実行動
作を行うことにより、同時にＷｏ、Ｗｌ、、Ｗ！、・・
・・・・の動作すなわちメモリ５．６に対するライト命
令の実行動作が行われることを示している。

例えば１つの動作例として、加減指定回路１０に加算を
指定し、ライトデータレジスタフにデータ「０」を指定
し、リードアドレス発生回路ｌにリードアドレス「Ｒ，
」を指定した後、メモリコントロール回路８に対してメ
モリスタート（ＭＳＴＡＲＴ信号）を与えたとすると、
アドレス選択回路３では、リードアドレス発生回路１例
の入力ブロックが選択され、アドレス選択回路４では、
ライトアドレス発生回路２例の入力ブロックが選択され
ているので、リードデータレジスタ９には、メモリブロ
ック５のＲ６番地の内容が記憶され、同時に、メモリブ
ロック６のＷ１番地の内容はライトデータレジスタフの
データ「０」によってクリアされる。すなわちメモリブ
ロック６のＷ１番地はデータが「０」となる。

次にＲ１番地に対しての実行を指示すると、リードデー
タレジスタ９には必ずデータ「０」が記憶され、Ｗ８の
内容はクリアされる０以上の操作により、積算動作の第
一回目は「０」データに対しての実行が可能となる。つ
まり、メモリ内のクリア動作を前辺って行う必要がなく
なり、積算動作の第一回目にメモリクリア動作を組み込
む事ができる様になった。加えて、リード及びライト動
作を同時に行うことによりメモリアクセス時間を半分に
することができる。従って、Ｒ＋、Ｒ寞、・・・・・・
（若しくはＷ、　、Ｗ、　、・・・・・・）以後が正規
なデーター領域となる。

また、他の動作例として加減指定回路１０に減算を指定
し、リードアドレス発生回路１にリードアドレス「Ｒ８
」を指定した後、メモリコントロール回路８に対してメ
モリスタートを与えると、アドレス選択回路３では、ラ
イトアドレス発生回路２例の入力ブロックが選択され、
アドレス選択回路４では、リードアドレス発生回路１例
の入力ブロックが選択されているので、リードデータレ
ジスタ９にはＲ１番地の内容が記憶される。そこで、リ
ードデータレジスタ９の内容についての処理が終了した
後、その結果をライトデータレジスタフに記憶させる。

リードアドレス発生回路１に「Ｒ２」を指定した後、再
度メモリコントロール回路８に対してメモリスタートを
与えると、今度は、Ｒ２番地の内容のリードデータレジ
スタ９への記憶及び処理完了のＲ３のデータのＷｌへの
再書き込み動作が終了する。

なお、本発明は、上記の実施例に限定されるものではな
く、種々の変形が可能である０例えば上記の実施例では
、ＤＲＡＭを使用した構成となっているが、スタティッ
クＲＡＭ等他のＲＡＭを使用してもよいことは勿論であ
る。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、読み
出しと同時に書き込み動作を行えるようにしたので、メ
モリの処理時間が約半分となり、処理の高速化を図るこ
とができる。また、書き込み番地の演算回路を設けたの
で、読み出し番地に対して、書き込み番地を選択できる
ようになった。

その結果、メモリのクリア、メモリの内容の書き直しが
容易となった。

【図面の簡単な説明】

第１図は本発明に係るデュアルメモリアクセス回路の１
実施例構成を示す図、第２図はデュアルメモリアクセス
回路の動作を説明するための図である。 １・・・リードアドレス発生回路、２・・・ライトアド
レス発生回路、３と４・・・アドレス選択回路、５と６
・・・メモリブロック、７・・・ライトデータレジスタ
、８・・・メモリコントロール回路、９・・・リードデ
ータレジスタ、１０・・・加減指定回路。

Claims (2)

【特許請求の範囲】
1. （１）与えられたアドレスに加算又は減算を施してリー
   ドアドレスとライトアドレスとを発生するアドレス発生
   手段、２つに分割してデータを記憶するメモリブロック
   、及び前記アドレス発生手段で発生されたリードアドレ
   スとライトアドレスを選択して前記メモリブロックの一
   方からデータを読み出し、他方にデータを書き込むメモ
   リアクセス手段を備えたことを特徴とするデュアルメモ
   リアクセス回路。
2. （２）アドレス発生手段は、与えられたアドレスをリー
   ドアドレスとし、該リードアドレスに「１」の加算又は
   減算を施してライトアドレスを発生することを特徴とす
   る特許請求の範囲第１項記載のデュアルメモリアクセス
   回路。