JPH03248242A

JPH03248242A - メモリ制御回路

Info

Publication number: JPH03248242A
Application number: JP4624690A
Authority: JP
Inventors: Yasuhiko Hattori; 保彦服部
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-02-27
Filing date: 1990-02-27
Publication date: 1991-11-06
Anticipated expiration: 2010-08-02
Also published as: JPH0772876B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、デジタル信号処理装置（ＤＳＰ）等に搭載さ
れるメモリを動作させるメモリ制御回路に関する。

（ロ）従来の技術従来、ＤＳＰにはデータの書き込み及び読み出しが自由
なスタティックＲＡＭ等のメモリが搭載され、入力され
るデジタルデータが一旦そのメモリに記憶される。この
ようなメモリに記憶されたデジタルデータは、読み出さ
れて所定の演算に使用された後に再びメモリに記憶され
る。このとき、そのメモリには新しいデジタルデータが
順次入力され、成るアドレスから読み出されたデジタル
データは、そのアドレスの次のアドレスに書き込まれる
ことになる。具体的には、デジタルデータが読み出され
た際のアドレスデータに１１．を加算し、デジタルデー
タを書き込むアドレスの指定に用いる。

第５図は、上述のようなメモリの動作を行うメモリ制御
回路のブロック図であり、第６図はその動作タイミング
図である。

データバス（１）に接続されたメモリ（２）には、所定
の周期で変化するＮビットのアドレスデータＡＤＲが供
給され、このアドレスデータＡＤＲに従ってメモリ（２
）のアドレスが順に指定される。

また、メモリ（２）にはデータの読み出しを許可するり
一ドイネーブル信号ＲＥ及びデータの書き込みを許可す
るライトイネーブル信号ＷＥが供給され、アドレスデー
タＡＤＲに従って指定されたアドレスからのデータの読
み出し、及びそのアドレスへのデータの書き込みが制御
される。

一方、データバス（１）は、データホールド機能を有す
る演算回路（３）に接続され、メモリ（２）から読み出
されるデータを演算回路（３）に伝送すると共に演算回
路（３）からメモリ（２）にデータを返送する。

アドレスデータＡＤＲは、一定の周期Ｔで１アドレスず
つ変化し、メモリ（２）のアドレスを順に指定する。そ
して、アドレスの指定に同期するり一ドイネーブル信号
ＲＥ及びライトイネーブル信号ＷＥに従い、期間Ｔ１に
所定アドレスからデータが読み出されて演算回路（３〉
に伝送され、次の期間Ｔ！に演算回路（３）からデータ
が返送され、データを読み出したアドレスの次のアドレ
スにデータが書き込まれる。即ち、第６図に示すように
、メモリ（２）の成るアドレスからデータが読み出され
た後にアドレスデータＡＤＲが１アドレス変化して次の
アドレスが指定され、そのアドレスに演算回路（３）に
ホールドされているデータが書き込まれるように構成さ
れる。これらのり一ドイネープル信号ＲＥ及びライトイ
ネーブル信号ＷＥは、共通する基本クロックから作成さ
れるものであり、その基本クロックに従ってアドレスデ
ータＡＤＲを変化させることに依り、データの読み出し
及び書き込みをアドレスの指定に同期させることができ
る。

（ハ）発明が解決しようとする課題しかしながら、上述の如きメモリ制御回路に於いては、
メモリ（２）の成るアドレスに記憶されているデータを
次のアドレスに移すのに、データの読み出し及びデータ
の書き込みの２つのステップが必要となるために、動作
速度が遅くなり、高速での信号処理には適さないといっ
た問題が生じる。

また、読み出したデータをそのまま次のアドレスに書き
込むことのできるような特殊な構成のメモリを用いるこ
とで、１つのステップでのデータの移送が可能になるが
、回路が複雑になることから、回路規模の増大に伴うコ
ストアップを招くことになり、ざらには複雑な回路での
信号の遅延等を考慮すると、誤動作防止のために動作速
度を十分に速くすることはできない。

そこで本発明は、特殊な構成のメモリや複雑な回路を用
いることなく、メモリの成るアドレスに記憶されている
データを１つのステップで異なるアドレスに移すことの
できるメモリ制御回路の提供を目的とする。

（ニ）課題を解決するための手段本発明は、上述の課題を解決するためになきれたもので
、その特徴は、データの読み出し、書き込み及びアドレ
スの指定が独立し、夫々共通のデータバスに接続された
第１及び第２のメモリと、最下位ビットを除いたアドレ
スデータに従って上記第１及び第２のメモリのアドレス
を同時に指定する手段と、最下位ビットのアドレスデー
タに従って奇数アドレス期間で上記第１のメモリからデ
ータを読み出し、偶数アドレス期間で上記第２のメモリ
からデータを読み出す手段と、奇数アドレス期間に読み
出されるデータを同期間に上記第２のメモリに書き込み
、偶数アドレス期間に読み出されるデータを同期間で上
記第１のメモリに書き込む手段と、を備え、奇数アドレ
ス期間に最下位ビットを除く上記アドレスデータに一定
データを加算し、加算されたアドレスデータに従って上
記第２のメモリのアドレスを指定することにある。

（＊）作用本発明に依れば、奇数アドレス期間では第１のメモリか
ら読み出されたデータがデータバスに出力されると共に
データバスから第２のメモリに書き込まれ、偶数アドレ
ス期間では第２のメモリから読み出されたデータがデー
タバスに出力されると共にデータバスから第１のメモリ
に書き込まれる。そして、第２のメモリのアドレスを奇
数アドレス期間に第１のメモリと１アドレスだけずらし
たことに依り、第１のメモリと第２のメモリとの間でデ
ータの読み出し及び書き込みが繰り返えされて１アドレ
スずつデータが移されることになる。

（へ）実施例本発明の一実施例を図面に従って説明する。

第１図は本発明メモリ制御回路のブロック図であり、第
２図はその動作タイミング図である。

ＯＤＤメモリ（１１）及びＥＶＥＮメ％１Ｊ（１２）は
、同一の容量を有しており、共通のデータバス（１０）
に接続される。ＯＤＤメモリ（１１）には、最下位ビッ
トを除いたＮビットのアドレスデータＡ、〜Ａヨが供給
され、ＥＶＥＮメモリ（１２）には、同じアドレスデー
タＡ、〜Ａヨが加算回路（１３）を介して供給される。

この加算回路（１３）は、奇数アドレス期間ＯＤＤにア
ドレスデータＡ１〜Ａｎに「１」を加算し、偶数アドレ
ス期間ＥＶＥＮにはアドレスデータＡ、〜Ａ８をそのま
ま出力するように構成きれている。奇数アドレス期間Ｏ
ＤＤと偶数アドレス期間ＥＶＥＮとの判別には、最下位
ビットのアドレスデータＡ、が用いられ、このアドレス
データＡ、が１１」であれば奇数アドレス期間ＯＤＤ、
’０．であれば偶数アドレス期間ＥＶＥＮであると判別
される。また、アドレスデータＡ。

は、夫々のメモリ（１１）（１２）のリードイネーブル
信号ＲＥとして用いられ、ｏＤＤメモリ（１１）にはア
ドレスデータＡ０がそのまま供給され、ＥｖＥＮメモリ
（１２）にはインバータ（１４）を介してアドレスデー
タＡ、が供給される。さらにＯＤＤメモリ（１１）及び
ＥＶＥＮメモリ（１２）には、偶数アドレス期間ＥＶＥ
Ｎに書き込みを許可するライトイネーブル信号ＷＥ、及
び奇数アドレスＯＤＤに書き込みを許可するライトイネ
ーブル信号ＷＥ、が夫々供給される。従って、奇数アド
レス期間ＯＤＤには、ＯＤＤメモリ（１１）からデータ
が読み出され、そのデータがＥＶＥＮメモリ（１２）に
書き込まれる。このとき、ＥＶＥＮメモリ（１２）のア
ドレスは、加算回路（１３）の作用に依りＯＤＤメモリ
（１１）のアドレスに対して１アドレス先行している。

方、偶数アドレス期間ＥＶＥＮには、ＥＶＥＮメモリ（
１２）からデータが読み出きれ、そのデータがＯＤＤメ
モリ（１１）に書き込まれる。このときの両メモリ（１
１）（１２）のアドレスは一致しており、読み出したア
ドレスと同一のアドレスに書き込まれる。例えば、第３
図に示すようなメモリに於いては、ＯＤＤメモリ（１１
）のアドレスＯ□□から読み出されるデータはＥＶＥＮ
メモリ（１２）のアドレスＥ１．に書き込まれ、次にＥ
ＶＥＮメモリ（１２）のアドレスＥ０から読み出されて
ＯＤＤメモリ（１１）のアドレスＯ□に書き込まれる。

以後、１アドレス期間毎に夫々のアドレス０□、Ｅ□＊
　Ｏ＊１ｒ　Ｅ　ａｔ　ｒ０４□・・・に順にデータが
移される。

第４図は、加算回路（１３）の−例を示す回路図である
。

この加算回路（１３）はＮ個のＸＯＲゲート（ＸＯＲ、
）〜（ＸＯＲＷ）とＮ−１個のＡＮＤゲート（ＡＮＤＩ
）〜（ＡＮＤｏ−３）からなり、各ＸＯＲゲート（ＸＯ
Ｒ＋　）〜（ＸＯＲＷ）（’）一方の入力にＮビットの
アドレスデータＡ、〜Ａ７が供給され、各ＸＯＲゲート
（ＸＯＲＩ　）〜（ＸＯＲＮ）の出力から出力Ａ′、〜
Ａ′９を得るように構成されている。最下位のＸＯＲゲ
ート（ＸＯＲ，）の他方の入力には最下位ビットのアド
レスデータＡ、が供給され、このＸＯＲゲート（ＸＯＲ
，）の両入力の論理積がＡＮＤゲート（ＡＮＤＩ）から
ＸＯＲゲート（ＸＯＲ１）（７）他方の入力に供給され
、桁上げ信号を成し、同様にしてＸＯＲゲート（ＸＯＲ
ｔ）（ＸＯＲｓ）・・・の両入力の論理積がＡＮＤゲー
ト（ＡＮＤＮ　）（ＡＮＤｓ　）・・・から１桁上位の
ＸＯＲゲート（ＸＯＲＪ　）　（ＸＯＲ４）・・・の他
方の入力に桁上げ信号として供給される。従って、アド
レスデータＡ、が「１」のとき（奇数アドレス期間０Ｄ
Ｄ）には、アドレスデータＡＩ−Ａ、ｔに「１．が加算
され、その出力Ａ′１〜Ａ′、がＥＶＥＮメモリ（１２
）に与えられ、アドレスデータＡ、が「０．のとき（偶
数アドレス期間ＥＶＥＮ）にはアドレスデータＡ、〜Ａ
９がそのままＥＶＥＮメモリ（１２）に与えられる。

以上の構成に依れば、ＯＤＤメモリ（１１）とＥＶＥＮ
メモリ（１２）との間でデータの読み出し及び書き込み
が同時且つ交互に行われ、その読み出し及び書き込みの
度、即ち１アドレス期間毎にデータが順次１アドレスず
つ移されることになる。

尚、本実施例に於いては、奇数アドレス期間ＯＤＤにＥ
ＶＥＮメモリのアドレスを１アドレス先行きせる場合を
例示したが、偶数アドレス期間ＥＶＥＮにＯＤＤメモリ
のアドレスを１アドレス先行させるように構成しても良
い。この場合には、加算回路（１３）に換えてアドレス
データＡ　ｒ　”’　Ａ　ｗから「１」を差引く減算回
路を設け、偶数アドレス期間ＥＶＥＮにアドレスデータ
Ａ１〜Ａアから１１」を差引いてＦ、ＶＥＮメモリ（１
２）に与えるように構成すれば良い。

（ト）発明の効果本発明に依れば、回路規模の大幅な増大を伴うことなく
メモリの成るアドレスに記憶されているデータを１つの
ステップで異なるアドレスに移すことが可能となり、動
作速度の向上が図れる。また、メモリ自体も特に特殊な
構成を必要とせず、少なくとも従来のにの容量を有する
メモリが２つあれば良く、コストアップを伴うことはな
い。

従って、安価で高速での信号処理に適したメモリ制御回
路を実現できる。

【図面の簡単な説明】

第１図は本発明メモリ制御回路のブロック図、第２図は
第１図の動作タイミング図、第３図はメモリの概略図、
第４図は加算回路の回路図、第５図は従来のメモリ制御
回路のブロック図、第６図は第５図の動作タイミング図
である。（１）・・・データバス、（２）・・・メモリ、（１０
）・・・データバス、　（１１）・・・ＯＤＤメモリ、
　（１２）・・・ＥＶＥＮメモリ、　（１３）・・・加
算回路、　（１４）・・・インバータ、　　（ＸＯＲ，
）　〜（ＸＯＲＮ）−Ｘ　ＯＲゲート、　（ＡＮＤ、）
〜（ＡＮＤＮ−Ｉ）・・・ＡＮＤゲート。

Claims

【特許請求の範囲】

（１）データの読み出し、書き込み及びアドレスの指定
が独立し、夫々共通のデータバスに接続された第１及び
第２のメモリと、最下位ビットを除いたアドレスデータに従って上記第１
及び第２のメモリのアドレスを同時に指定する手段と、最下位ビットのアドレスデータに従って奇数アドレス期
間で上記第１のメモリからデータを読み出し、偶数アド
レス期間で上記第２のメモリからデータを読み出す手段
と、奇数アドレス期間に読み出されるデータを同期間に上記
第２のメモリに書き込み、偶数アドレス期間に読み出さ
れるデータを同期間で上記第１のメモリに書き込む手段
と、を備え、奇数アドレス期間に最下位ビットを除く上記ア
ドレスデータに一定データを加算し、加算されたアドレ
スデータに従って上記第２のメモリのアドレスを指定す
ることを特徴とするメモリ制御回路。
（２）請求項第１項記載のメモリ制御回路に於いて、偶数アドレス期間に最下位ビットを除く上記アドレスデ
ータから固定データを減算し、減算されたアドレスデー
タに従って上記第２のメモリのアドレスを指定すること
を特徴とするメモリ制御回路。