JPH05108547A - ダイレクトメモリアクセス方式 - Google Patents
ダイレクトメモリアクセス方式Info
- Publication number
- JPH05108547A JPH05108547A JP26456291A JP26456291A JPH05108547A JP H05108547 A JPH05108547 A JP H05108547A JP 26456291 A JP26456291 A JP 26456291A JP 26456291 A JP26456291 A JP 26456291A JP H05108547 A JPH05108547 A JP H05108547A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- controller
- memory
- dma
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】 ダイレクトメモリアクセス方式に関し、DMA
コントローラのアドレス信号出力ピン数の減少、セレク
タの省略を可能としたDMA 方式を提供することを目的と
する。 【構成】 DMA コントローラ２がメモリコントローラ１
に対して与えたリード／ライト要求信号R/W に応じてメ
モリコントローラ１が出力するロウアドレスストローブ
信号RAS 及びコラムアドレスストローブ信号CAS 、並び
にDMA コントローラ２が出力するアドレスMAD によって
メモリ３をアクセスするダイレクトメモリアクセス方式
において、メモリコントローラ１がロウアドレスストロ
ーブ信号RAS 及びコラムアドレスストローブ信号CAS を
異なるタイミングで出力する間に、アクノリッジ信号AC
K をDMA コントローラ２へ与え、DMA コントローラ２は
アクノリッジ信号ACK 入力の前後においてロウアドレ
ス, コラムアドレスの出力を切換える構成とする。
コントローラのアドレス信号出力ピン数の減少、セレク
タの省略を可能としたDMA 方式を提供することを目的と
する。 【構成】 DMA コントローラ２がメモリコントローラ１
に対して与えたリード／ライト要求信号R/W に応じてメ
モリコントローラ１が出力するロウアドレスストローブ
信号RAS 及びコラムアドレスストローブ信号CAS 、並び
にDMA コントローラ２が出力するアドレスMAD によって
メモリ３をアクセスするダイレクトメモリアクセス方式
において、メモリコントローラ１がロウアドレスストロ
ーブ信号RAS 及びコラムアドレスストローブ信号CAS を
異なるタイミングで出力する間に、アクノリッジ信号AC
K をDMA コントローラ２へ与え、DMA コントローラ２は
アクノリッジ信号ACK 入力の前後においてロウアドレ
ス, コラムアドレスの出力を切換える構成とする。
Description
【０００１】
【産業上の利用分野】本発明はダイレクトメモリアクセ
ス方式に関する。
ス方式に関する。
【０００２】
【従来の技術】図１は従来のダイレクトメモリアクセス
（以下DMA という）方式のブロック図、図２はその動作
のタイムチャートである。DMA コントローラ２がリード
／ライト要求信号R/W(図２(a))をメモリコントローラ１
へ発すると、メモリコントローラ１はメモリ(DRAM)３へ
リード／ライトの別を表すライトイネーブル／出力イネ
ーブル信号WE/OE を出力し、またロウアドレスストロー
ブ(RAS) 信号 (図２(d))、コラムアドレスストローブ(C
AS) 信号 (図２(e))を順次出力する。
（以下DMA という）方式のブロック図、図２はその動作
のタイムチャートである。DMA コントローラ２がリード
／ライト要求信号R/W(図２(a))をメモリコントローラ１
へ発すると、メモリコントローラ１はメモリ(DRAM)３へ
リード／ライトの別を表すライトイネーブル／出力イネ
ーブル信号WE/OE を出力し、またロウアドレスストロー
ブ(RAS) 信号 (図２(d))、コラムアドレスストローブ(C
AS) 信号 (図２(e))を順次出力する。
【０００３】DMA コントローラ２はリード／ライト要求
信号R/W に同期して2nビットのアドレス信号ADR(図２
(c))を出力するが、このアドレス信号ADR は各ｍビット
のロウアドレス，コラムアドレスに分けてセレクタ４に
入力され、そのうちのｎビットずつが順次選択されてメ
モリ３へ与えられるようにしてある。メモリコントロー
ラ１はRAS 信号RAS 出力の後、CAS 信号CAS 出力の前に
切換え信号CHG ( 図２(f))を出力してセレクタ４に与え
る。
信号R/W に同期して2nビットのアドレス信号ADR(図２
(c))を出力するが、このアドレス信号ADR は各ｍビット
のロウアドレス，コラムアドレスに分けてセレクタ４に
入力され、そのうちのｎビットずつが順次選択されてメ
モリ３へ与えられるようにしてある。メモリコントロー
ラ１はRAS 信号RAS 出力の後、CAS 信号CAS 出力の前に
切換え信号CHG ( 図２(f))を出力してセレクタ４に与え
る。
【０００４】セレクタ４はこれにより図２(g) に示すよ
うにメモリアドレスMAD としてまずロウアドレスを、次
にコラムアドレスをメモリ３へ与える。これによってメ
モリアクセスが終了するとメモリコントローラ１はアク
ノリッジ信号ACK(図２(b))をDMA コントローラ２へ出力
し、これによってリード／ライト信号R/W がネゲートさ
れる。
うにメモリアドレスMAD としてまずロウアドレスを、次
にコラムアドレスをメモリ３へ与える。これによってメ
モリアクセスが終了するとメモリコントローラ１はアク
ノリッジ信号ACK(図２(b))をDMA コントローラ２へ出力
し、これによってリード／ライト信号R/W がネゲートさ
れる。
【０００５】
【発明が解決しようとする課題】以上の如き従来のDMA
方式ではDMA コントローラ１が2nビットのアドレス信号
ADR 出力のために多数のピンを必要とし、またセレクタ
４が不可欠であり、DMAコントローラ２及び装置全体の
小型化が妨げられていた。本発明はこのような不都合を
解消するためになされたものであり、DMA コントローラ
のアドレス信号出力ピン数の減少、セレクタの省略を可
能としたDMA 方式を提供することを目的とする。
方式ではDMA コントローラ１が2nビットのアドレス信号
ADR 出力のために多数のピンを必要とし、またセレクタ
４が不可欠であり、DMAコントローラ２及び装置全体の
小型化が妨げられていた。本発明はこのような不都合を
解消するためになされたものであり、DMA コントローラ
のアドレス信号出力ピン数の減少、セレクタの省略を可
能としたDMA 方式を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のDMA 方式は、ダ
イレクトメモリアクセスコントローラがメモリコントロ
ーラに対して与えたリード／ライト要求信号に応じてメ
モリコントローラが出力するロウアドレスストローブ信
号及びコラムアドレスストローブ信号、並びにダイレク
トメモリアクセスコントローラが出力するアドレスによ
ってメモリをアクセスするダイレクトメモリアクセス方
式において、メモリコントローラがロウアドレスストロ
ーブ信号及びコラムアドレスストローブ信号を異なるタ
イミングで出力する間に、アクノリッジ信号をダイレク
トメモリアクセスコントローラへ与え、ダイレクトメモ
リアクセスコントローラはアクノリッジ信号入力の前後
においてロウアドレス, コラムアドレスの出力を切換え
ることを特徴とする。
イレクトメモリアクセスコントローラがメモリコントロ
ーラに対して与えたリード／ライト要求信号に応じてメ
モリコントローラが出力するロウアドレスストローブ信
号及びコラムアドレスストローブ信号、並びにダイレク
トメモリアクセスコントローラが出力するアドレスによ
ってメモリをアクセスするダイレクトメモリアクセス方
式において、メモリコントローラがロウアドレスストロ
ーブ信号及びコラムアドレスストローブ信号を異なるタ
イミングで出力する間に、アクノリッジ信号をダイレク
トメモリアクセスコントローラへ与え、ダイレクトメモ
リアクセスコントローラはアクノリッジ信号入力の前後
においてロウアドレス, コラムアドレスの出力を切換え
ることを特徴とする。
【０００７】
【作用】DMA コントローラ２はリード／ライト要求信号
出力に同期してまずロウアドレスを出力し、メモリコン
トローラ１が出力したアクノリッジ信号に応じてコラム
アドレス出力に切換える。ロウアドレス出力中にはRAS
信号が、またコラムアドレス出力中にはCAS 信号がメモ
リ３に与えられているから、メモリアクセスは何らの不
都合なしに行われる。
出力に同期してまずロウアドレスを出力し、メモリコン
トローラ１が出力したアクノリッジ信号に応じてコラム
アドレス出力に切換える。ロウアドレス出力中にはRAS
信号が、またコラムアドレス出力中にはCAS 信号がメモ
リ３に与えられているから、メモリアクセスは何らの不
都合なしに行われる。
【０００８】DMA コントローラ２は各ｎビットのロウア
ドレス、コラムアドレスを順次出力するものであるから
アドレス信号の出力ピン数は従来方式のものと比して半
減する。またセレクタは不要である。
ドレス、コラムアドレスを順次出力するものであるから
アドレス信号の出力ピン数は従来方式のものと比して半
減する。またセレクタは不要である。
【０００９】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図３は本発明方式のブロック図を示してい
る。この方式ではセレクタは不要であり、DMA コントロ
ーラ２はｎビットのメモリアドレスMAD 出力ピンを有
し、この出力をメモリ(DRAM)３へ与えるようにしてあ
る。
て詳述する。図３は本発明方式のブロック図を示してい
る。この方式ではセレクタは不要であり、DMA コントロ
ーラ２はｎビットのメモリアドレスMAD 出力ピンを有
し、この出力をメモリ(DRAM)３へ与えるようにしてあ
る。
【００１０】またリード／ライト要求信号R/W をメモリ
コントローラ１へ与える一方、メモリコントローラ２か
らアクノリッジ信号ACK を受けるようにしてある。メモ
リコントローラ１はメモリに対しRAS 信号RAS , CAS 信
号CAS , ライトイネーブル／出力イネーブル信号WE/OE
を与えるようにしてある。セレクタ４の省略に伴い切換
信号出力は不要である。
コントローラ１へ与える一方、メモリコントローラ２か
らアクノリッジ信号ACK を受けるようにしてある。メモ
リコントローラ１はメモリに対しRAS 信号RAS , CAS 信
号CAS , ライトイネーブル／出力イネーブル信号WE/OE
を与えるようにしてある。セレクタ４の省略に伴い切換
信号出力は不要である。
【００１１】次に本発明方式を図４のタイムチャートに
よって説明する。DMA コントローラ２はリード／ライト
要求信号R/W(図４(a))出力に同期してｎビットのロウア
ドレスを出力する（図４(c))。メモリコントローラ１は
次にRAS 信号RAS を出力し (図４(d))、次にアクノリッ
ジ信号ACK を出力する (図４(b))。これによりメモリ３
ではロウアドレスが取込まれる一方、DMA コントローラ
２では出力するメモリアドレスMAD をロウアドレスから
コラムアドレスに切り替える。
よって説明する。DMA コントローラ２はリード／ライト
要求信号R/W(図４(a))出力に同期してｎビットのロウア
ドレスを出力する（図４(c))。メモリコントローラ１は
次にRAS 信号RAS を出力し (図４(d))、次にアクノリッ
ジ信号ACK を出力する (図４(b))。これによりメモリ３
ではロウアドレスが取込まれる一方、DMA コントローラ
２では出力するメモリアドレスMAD をロウアドレスから
コラムアドレスに切り替える。
【００１２】メモリコントローラ１は次にCAS 信号CAS
を出力する (図４(e))。これによりメモリ３はコラムア
ドレスを取込む。DMA コントローラ２では前記アクノリ
ッジ信号ACK を受けた後の適宜タイミングでリード／ラ
イト要求信号R/W をネゲートする。
を出力する (図４(e))。これによりメモリ３はコラムア
ドレスを取込む。DMA コントローラ２では前記アクノリ
ッジ信号ACK を受けた後の適宜タイミングでリード／ラ
イト要求信号R/W をネゲートする。
【００１３】図５はメモリコントローラ１の１実施例を
示している。５つのＴフリップフロップ(T-FF)11〜15が
カスケード接続されており、初段のT-FF11のＴ端子にリ
ード／ライト要求信号R/W が入力されている。また各T-
FF11〜15のクロック端子CKにはクロックCLK が与えられ
ている。最終段のT-FF15のＱ出力は２つのNANDゲート1
6,17 及びAND ゲート18の１入力となっている。
示している。５つのＴフリップフロップ(T-FF)11〜15が
カスケード接続されており、初段のT-FF11のＴ端子にリ
ード／ライト要求信号R/W が入力されている。また各T-
FF11〜15のクロック端子CKにはクロックCLK が与えられ
ている。最終段のT-FF15のＱ出力は２つのNANDゲート1
6,17 及びAND ゲート18の１入力となっている。
【００１４】第２段のT-FF12のＱ出力、第４段のT-FF14
のＱ出力及び第３段のT-FF13のＱ出力が夫々NANDゲート
16,17 及びAND ゲート18の他入力となっている。これに
よりNANDゲート16からはローアクティブのRAS 信号RAS
が、AND ゲート18からはそれより１クロック分遅れたハ
イアクティブのアクノリッジ信号ACK が、またNANDゲー
ト17からはそれより１クロック分遅れたローアクティブ
のCAS 信号CAS が夫々得られることになる。
のＱ出力及び第３段のT-FF13のＱ出力が夫々NANDゲート
16,17 及びAND ゲート18の他入力となっている。これに
よりNANDゲート16からはローアクティブのRAS 信号RAS
が、AND ゲート18からはそれより１クロック分遅れたハ
イアクティブのアクノリッジ信号ACK が、またNANDゲー
ト17からはそれより１クロック分遅れたローアクティブ
のCAS 信号CAS が夫々得られることになる。
【００１５】
【発明の効果】以上の如き本発明による場合はDMA コン
トローラはロウアドレス／コラムアドレスのビット数ｎ
分のメモリアドレス出力用のピンで足り、小型化でき
る。またセレクタ４を省略でき装置全体としての小型化
が可能である。またメモリコントローラ１も切換信号出
力が不要になる等本発明はこれらの小型化に効果があ
る。
トローラはロウアドレス／コラムアドレスのビット数ｎ
分のメモリアドレス出力用のピンで足り、小型化でき
る。またセレクタ４を省略でき装置全体としての小型化
が可能である。またメモリコントローラ１も切換信号出
力が不要になる等本発明はこれらの小型化に効果があ
る。
【図１】従来のDMA 方式のブロック図である。
【図２】従来のDMA 方式のタイムチャートである。
【図３】本発明のDMA 方式のブロック図である。
【図４】本発明のDMA 方式のタイムチャートである。
【図５】メモリコントローラのブロック図である。
１ メモリコントローラ ２ DMA コントローラ ３ メモリ
Claims (1)
- 【請求項１】 ダイレクトメモリアクセスコントローラ
（２）がメモリコントローラ（１）に対して与えたリー
ド／ライト要求信号(R/W) に応じてメモリコントローラ
（１）が出力するロウアドレスストローブ信号(RAS) 及
びコラムアドレスストローブ信号(CAS) 、並びにダイレ
クトメモリアクセスコントローラ（２）が出力するアド
レスによってメモリ（３）をアクセスするダイレクトメ
モリアクセス方式において、メモリコントローラ（１）
がロウアドレスストローブ信号(RAS) 及びコラムアドレ
スストローブ信号(CAS) を異なるタイミングで出力する
間に、アクノリッジ信号(ACK) をダイレクトメモリアク
セスコントローラ（２）へ与え、ダイレクトメモリアク
セスコントローラ（２）はアクノリッジ信号(ACK) 入力
の前後においてロウアドレス, コラムアドレスの出力を
切換えることを特徴とするダイレクトメモリアクセス方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26456291A JPH05108547A (ja) | 1991-10-14 | 1991-10-14 | ダイレクトメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26456291A JPH05108547A (ja) | 1991-10-14 | 1991-10-14 | ダイレクトメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108547A true JPH05108547A (ja) | 1993-04-30 |
Family
ID=17405010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26456291A Withdrawn JPH05108547A (ja) | 1991-10-14 | 1991-10-14 | ダイレクトメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9240227B2 (en) | 2005-09-30 | 2016-01-19 | Conversant Intellectual Property Management Inc. | Daisy chain cascading devices |
-
1991
- 1991-10-14 JP JP26456291A patent/JPH05108547A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9240227B2 (en) | 2005-09-30 | 2016-01-19 | Conversant Intellectual Property Management Inc. | Daisy chain cascading devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |