JPS61196354A - ロ−カルプロセツサ制御方式 - Google Patents
ロ−カルプロセツサ制御方式Info
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- JPS61196354A JPS61196354A JP3637785A JP3637785A JPS61196354A JP S61196354 A JPS61196354 A JP S61196354A JP 3637785 A JP3637785 A JP 3637785A JP 3637785 A JP3637785 A JP 3637785A JP S61196354 A JPS61196354 A JP S61196354A
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- JP
- Japan
- Prior art keywords
- local
- memory
- address
- processor
- main
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ローカルプロセッサ制御方式に関し。
特にローカルプロセッサを含むデータ処理システム内の
メモリ切替制御に関するものである。
メモリ切替制御に関するものである。
従来、ローカルプロセッサを含むデータ処理システムに
おいて、親プロセツサ（メインプロセッサ）と子プロセ
ッサ（ローカルプロセッサ）間に独立した共有メモリを
有する方式を改良し、共有メモリを子プロセッサのメモ
リ空間内に配置することによって共有エリア容量を可変
制御できるようにした方式がある（特願昭５７−２１１
２０！＋明ｊ４ＩＩ書参照）。 また、プロセッサ内の
共有メモリの制御方式として１時分割で行っていたもの
を強制的に優先ＣＰＵに割当てることにより処理能力の
向上を図っている（特願昭５６ １５６２６８号明細書
参照）。
おいて、親プロセツサ（メインプロセッサ）と子プロセ
ッサ（ローカルプロセッサ）間に独立した共有メモリを
有する方式を改良し、共有メモリを子プロセッサのメモ
リ空間内に配置することによって共有エリア容量を可変
制御できるようにした方式がある（特願昭５７−２１１
２０！＋明ｊ４ＩＩ書参照）。 また、プロセッサ内の
共有メモリの制御方式として１時分割で行っていたもの
を強制的に優先ＣＰＵに割当てることにより処理能力の
向上を図っている（特願昭５６ １５６２６８号明細書
参照）。
このように従来の方式では、メインプロセッサ（親プロ
セツサ）とローカルプロセッサ（子プロセッサ）間のデ
ータ転送方式としてメモリ共有方式が一般的であった。
セツサ）とローカルプロセッサ（子プロセッサ）間のデ
ータ転送方式としてメモリ共有方式が一般的であった。
第２図に上記のような従来の共有メモリ方式によるデー
タ処理システムの構成ブロック図を示す。
タ処理システムの構成ブロック図を示す。
第２図において、メインプロセッサ１．メインメモリ２
とローカルプロセッサ３．ローカルメモリ４間のデータ
転送用に共有メモリ５を有しており。
とローカルプロセッサ３．ローカルメモリ４間のデータ
転送用に共有メモリ５を有しており。
プリンタ６、ディスク装置７、ＣＲＴディスプレイ８．
キーボード９等の入出力装置はメインプロセッサＩに接
続されていた。ただし、回線制御装置１０等の特殊の処
理を有する入出力制御のためにローカルプロセッサ３が
専有されており、従来の方式では、メインメモリ２内の
入出力制御プログラムをローカルメモリ４に移植してロ
ーカルプロセッサ３に処理させるようにするためには、
ハード／ソフトの大幅な改造を必要とするため、ローカ
ルプロセッサ３の機能は限定されたものとなっていた。
キーボード９等の入出力装置はメインプロセッサＩに接
続されていた。ただし、回線制御装置１０等の特殊の処
理を有する入出力制御のためにローカルプロセッサ３が
専有されており、従来の方式では、メインメモリ２内の
入出力制御プログラムをローカルメモリ４に移植してロ
ーカルプロセッサ３に処理させるようにするためには、
ハード／ソフトの大幅な改造を必要とするため、ローカ
ルプロセッサ３の機能は限定されたものとなっていた。
近年、１６ビツトプロセツサＣＢ ０８６等）を使用す
るシステムでは、メモリ空間の制限がＩＭＢであり、ソ
フト機能拡張の結果、メモリ空間が不足する事態になっ
てきた。膨大なソフト財産の蓄積があるため、３２ピン
トプロセツサに移行することもできず、ラフ１−ウェア
に対して汎用性を持つローカルプロセッサの新方式の開
発の必要性が生じてきた。
るシステムでは、メモリ空間の制限がＩＭＢであり、ソ
フト機能拡張の結果、メモリ空間が不足する事態になっ
てきた。膨大なソフト財産の蓄積があるため、３２ピン
トプロセツサに移行することもできず、ラフ１−ウェア
に対して汎用性を持つローカルプロセッサの新方式の開
発の必要性が生じてきた。
本発明の目的は、このような従来の問題を解決し、ロー
カルプロセッサを含むデータ処理システムにおいて、メ
インメモリ空間でオーバフローした入出力制御プログラ
ムをローカルメモリ空間に移植してメモリ空間を拡張し
、システム全体の処理能力を向上させるローカルプロセ
ッサ制御方式を提供することにある。
カルプロセッサを含むデータ処理システムにおいて、メ
インメモリ空間でオーバフローした入出力制御プログラ
ムをローカルメモリ空間に移植してメモリ空間を拡張し
、システム全体の処理能力を向上させるローカルプロセ
ッサ制御方式を提供することにある。
上記目的を達成するために、本発明では、メインプロセ
ッサとローカルプロセッサとをメモリを介して結合する
データ処理システムにおいて、該ローカルプロセッサの
メモリの内部に該メインプロセッサのメモリと共有する
エリアを、また、前記メインプロセッサとローカルプロ
セッサの間に。
ッサとローカルプロセッサとをメモリを介して結合する
データ処理システムにおいて、該ローカルプロセッサの
メモリの内部に該メインプロセッサのメモリと共有する
エリアを、また、前記メインプロセッサとローカルプロ
セッサの間に。
前記メインプロセッサ側から前記ローカルプロセッサの
任意エリアのデータの書込み・読出しをするための制御
手段をそれぞれ設け、該制御手段により前記ローカルプ
ロセッサのメモリ内の任意エリアへのデータの書込・読
出し、および前記メインプロセッサとローカルプロセッ
サの各メモリ内のデータを入出力装置へＤＭＡ転送する
ことに特徴がある。
任意エリアのデータの書込み・読出しをするための制御
手段をそれぞれ設け、該制御手段により前記ローカルプ
ロセッサのメモリ内の任意エリアへのデータの書込・読
出し、および前記メインプロセッサとローカルプロセッ
サの各メモリ内のデータを入出力装置へＤＭＡ転送する
ことに特徴がある。
以下１本発明の一実施例を図面により詳細に説明する。
第１図は１本発明の一実施例を示すデータ処理システム
の構成ブロック図である。これは、ローカルプロセッサ
により処理能力向上とメモリ空間拡張を図った端末装置
の構成を示している。
の構成ブロック図である。これは、ローカルプロセッサ
により処理能力向上とメモリ空間拡張を図った端末装置
の構成を示している。
第１図において、１は各種データの処理を行うメインプ
ロセッサ、２はバスを介してメインプロセッサ１に接続
されたメインメモリ、３は入出力制御を行うローカルプ
ロセッサ、４はローカルバスを介してローカルプロセッ
サ３に接続されたローカルメモリ、６はデータを出力す
るプリンタ、７は各種データを格納するディスク装置、
８はデータを表示するＣＲＴディスプレイ、９はデータ
の入出力を行うキーボード、１０はメインプロセッサ１
側とローカルプロセッサ３側の回線制御を行う回線制御
装置、１１は本発明の主要部をなすデータ／アドレス切
替制御回路である。
ロセッサ、２はバスを介してメインプロセッサ１に接続
されたメインメモリ、３は入出力制御を行うローカルプ
ロセッサ、４はローカルバスを介してローカルプロセッ
サ３に接続されたローカルメモリ、６はデータを出力す
るプリンタ、７は各種データを格納するディスク装置、
８はデータを表示するＣＲＴディスプレイ、９はデータ
の入出力を行うキーボード、１０はメインプロセッサ１
側とローカルプロセッサ３側の回線制御を行う回線制御
装置、１１は本発明の主要部をなすデータ／アドレス切
替制御回路である。
このデータ処理システムは、メインプロセッサ１、メイ
ンメモリ２とローカルプロセッサ３．ローカルメモリ４
との間にデータ／アドレス切替制御回路１１を置き１両
プロセッサ間のデータ転送制御を行うものであるが、同
時にプリンタ６、ディスク装置７９回線制御装＠１０等
のＤＭＡ転送を必要とするデバイスに対して、ローカル
メモリ４の空間に対してもＤＭＡ転送を可能にしたもの
である。
ンメモリ２とローカルプロセッサ３．ローカルメモリ４
との間にデータ／アドレス切替制御回路１１を置き１両
プロセッサ間のデータ転送制御を行うものであるが、同
時にプリンタ６、ディスク装置７９回線制御装＠１０等
のＤＭＡ転送を必要とするデバイスに対して、ローカル
メモリ４の空間に対してもＤＭＡ転送を可能にしたもの
である。
第３図は第１図のデータ／アドレス切替制御回路１１の
詳細説明図である。
詳細説明図である。
第３図において、１２はメモリ内データのＤＭＡ転送の
許可を知らせるためのＭ Ｄ ｐ、 ＣＫ ４：１号を
デコードするデコーダ、１３はＤＭＡチャネル０〜７の
切替えを行うＤＭＡチャネル切替回路、１４はメインメ
モリ２側のウィンドウアドレスとローカルメモリ４側の
ウィンドウローカルアドレスを格納するウィンドウロー
カルアドレス／ウィンドウアドレスレジスタ、１５．１
６は各メモリアドレスを比較するコンベア回路、１７は
ＭＡＤＲ信号をセレクトするセレクト回路、１８はメイ
ンプロセッサｌとローカルプロセッサ３の共用メモリエ
リアの予め設定されたアドレスを格納する規定アドレス
レジスタ、１９．２０はデータの切替えを行うデータド
ライバ、２１はメインプロセッサ１側のアドレスとロー
カルプロセッサ３側のアドレスを選択するアドレスセレ
クト回路、２２はＬＭＢＳＹ信号を発生するメインサイ
クルリクエスト回路、２３はＲＡＳ、ＣＡＳ、ＭＷ倍信
号発生するＤＲＡＭサイクルコントロール回路、２４は
ＲＡＤＲ信号を発生するアドレスＭＵＸ回路、２５はロ
ーカルメモリ４のリードライト要求信号を受信するロー
カルサイクルリクエスト回路、２６はメインプロセッサ
１側とローカルプロセッサ３側のデータを選択するデー
タセレクト回路である。
許可を知らせるためのＭ Ｄ ｐ、 ＣＫ ４：１号を
デコードするデコーダ、１３はＤＭＡチャネル０〜７の
切替えを行うＤＭＡチャネル切替回路、１４はメインメ
モリ２側のウィンドウアドレスとローカルメモリ４側の
ウィンドウローカルアドレスを格納するウィンドウロー
カルアドレス／ウィンドウアドレスレジスタ、１５．１
６は各メモリアドレスを比較するコンベア回路、１７は
ＭＡＤＲ信号をセレクトするセレクト回路、１８はメイ
ンプロセッサｌとローカルプロセッサ３の共用メモリエ
リアの予め設定されたアドレスを格納する規定アドレス
レジスタ、１９．２０はデータの切替えを行うデータド
ライバ、２１はメインプロセッサ１側のアドレスとロー
カルプロセッサ３側のアドレスを選択するアドレスセレ
クト回路、２２はＬＭＢＳＹ信号を発生するメインサイ
クルリクエスト回路、２３はＲＡＳ、ＣＡＳ、ＭＷ倍信
号発生するＤＲＡＭサイクルコントロール回路、２４は
ＲＡＤＲ信号を発生するアドレスＭＵＸ回路、２５はロ
ーカルメモリ４のリードライト要求信号を受信するロー
カルサイクルリクエスト回路、２６はメインプロセッサ
１側とローカルプロセッサ３側のデータを選択するデー
タセレクト回路である。
メインプロセッサ１とローカルプロセッサ３の共用メモ
リエリアは規定アドレスレジスタ１８に予め設定された
アドレスをコンベア回路１６で常に比較し、メインプロ
セッサ１からのアドレスＭＡＤＲがあるときには、次の
制御が行われる。
リエリアは規定アドレスレジスタ１８に予め設定された
アドレスをコンベア回路１６で常に比較し、メインプロ
セッサ１からのアドレスＭＡＤＲがあるときには、次の
制御が行われる。
（１）メインサイクルリクエスト回路２２により発生す
るＬＭＢＳＹ（ｆｆｉ号でメインメモリ２のアクセスを
禁１トする。
るＬＭＢＳＹ（ｆｆｉ号でメインメモリ２のアクセスを
禁１トする。
（２）メインメモリ２側のＭＭＥＭ Ｒ／Ｗ信号の有無
によりＤＲＡＭサイクルコントロール回路２３よりロー
カルメモリ４へＲＡＳ、Ｃ：ＡＳ、ＭＷ倍信号発生する
。
によりＤＲＡＭサイクルコントロール回路２３よりロー
カルメモリ４へＲＡＳ、Ｃ：ＡＳ、ＭＷ倍信号発生する
。
（３）ＭＡＤＲ信号はセレクト回路１７→アドレスセレ
クト回路２１→アドレスＭＵＸ回路２４を経由してロー
カルメモリ４のアドレスＲＡＤＲとなる。
クト回路２１→アドレスＭＵＸ回路２４を経由してロー
カルメモリ４のアドレスＲＡＤＲとなる。
（４）その時のメインプロセッサｌ側のデータバスＭＤ
Ｔは、データドライバ１９または２ｏを経由してローカ
ルバスＬＤＴと接続され、ローカルメモリ４へのデータ
のリード／ライトが実行される。
Ｔは、データドライバ１９または２ｏを経由してローカ
ルバスＬＤＴと接続され、ローカルメモリ４へのデータ
のリード／ライトが実行される。
メインプロセッサ１が共有メモリを使用していないとき
は、ローカルサイクルリクエスト回路２５が有効になり
、ローカルプロセッサ３のアドレスＲＡＤＲ，およびＲ
ＡＳ、ＣＡＳ、ＭＷ倍信号発生して、ローカルプロセッ
サ３がローカルメモリ４を使用する状態となる。
は、ローカルサイクルリクエスト回路２５が有効になり
、ローカルプロセッサ３のアドレスＲＡＤＲ，およびＲ
ＡＳ、ＣＡＳ、ＭＷ倍信号発生して、ローカルプロセッ
サ３がローカルメモリ４を使用する状態となる。
ローカルメモリ４へのＤＭＡ転送は次のように実行され
る。ＤＭＡチャネル切替回路１３は各ＤＭＡチャネル０
〜７に対応したアドレスレジスタを有し、初期設定によ
りＤＭＡスタートアドレスが設定される。ＤＭＡが実行
される時に、メインプロセッサ１側からＭ Ｄ Ａ Ｃ
Ｋ （ｆｆ１号が発生し、ＤＭＡチャネルを指定して対
応する入出力装置と予め設定されたローカルメモリ４内
のＤＭＡスタートアドレス（ＤＭＡＯ〜７）とＭＡＤＲ
信号とで合成されたアドレスでローカルメモリ４間とで
ＤＭＡによるデータのリード／ライトが実行される。
る。ＤＭＡチャネル切替回路１３は各ＤＭＡチャネル０
〜７に対応したアドレスレジスタを有し、初期設定によ
りＤＭＡスタートアドレスが設定される。ＤＭＡが実行
される時に、メインプロセッサ１側からＭ Ｄ Ａ Ｃ
Ｋ （ｆｆ１号が発生し、ＤＭＡチャネルを指定して対
応する入出力装置と予め設定されたローカルメモリ４内
のＤＭＡスタートアドレス（ＤＭＡＯ〜７）とＭＡＤＲ
信号とで合成されたアドレスでローカルメモリ４間とで
ＤＭＡによるデータのリード／ライトが実行される。
メイン２０セツサ１側からローカルプロセッサ３の任意
のエリアへのデータ書込み、読出しは次のように制御さ
れる。ウィンドウローカルアドレス／ウィンドウアドレ
スレジスタ１４には、メインメモリ２側のウィンドウア
ドレスとローカルメモリ４側のアドレスが予め設定でき
るようになっている。メインメモリ２側のアドレスＭＡ
ＤＲがウィンドウアドレスのときには、コンベア回路１
５で比較され、ウィンドウローカルアドレス／ウィンド
ウアドレスレジスタ１４からローカルメモリアドレスが
出力され、ローカルメモリ４へのり一ド／ライトが実行
される。その時、メインリフニス１−回路２２によりメ
インメモリ２のアクセスは禁出される。このウィンドウ
機能によってメインプロセッサ１側は固定ウィンドウア
ドレスで、ローカルプロセッサ３側のウィンドウローカ
ルアドレスを可変制御してローカルメモリ４のエリアの
全空間をアクセスすることができる。
のエリアへのデータ書込み、読出しは次のように制御さ
れる。ウィンドウローカルアドレス／ウィンドウアドレ
スレジスタ１４には、メインメモリ２側のウィンドウア
ドレスとローカルメモリ４側のアドレスが予め設定でき
るようになっている。メインメモリ２側のアドレスＭＡ
ＤＲがウィンドウアドレスのときには、コンベア回路１
５で比較され、ウィンドウローカルアドレス／ウィンド
ウアドレスレジスタ１４からローカルメモリアドレスが
出力され、ローカルメモリ４へのり一ド／ライトが実行
される。その時、メインリフニス１−回路２２によりメ
インメモリ２のアクセスは禁出される。このウィンドウ
機能によってメインプロセッサ１側は固定ウィンドウア
ドレスで、ローカルプロセッサ３側のウィンドウローカ
ルアドレスを可変制御してローカルメモリ４のエリアの
全空間をアクセスすることができる。
第４図は、本発明の詳細な説明するための機能概念図で
ある。これは、第１図のメインメモリ２の空間とローカ
ルメモリ４の空間および入出力装置の１つとしてプリン
タ７を用いてメモリ空間の切替概念を示している。
ある。これは、第１図のメインメモリ２の空間とローカ
ルメモリ４の空間および入出力装置の１つとしてプリン
タ７を用いてメモリ空間の切替概念を示している。
ここで、Ａ、Ｂ、Ｃ，Ｄ、Ｅはメインメモリ２とローカ
ルメモリ４のメモリ空間を示している。
ルメモリ４のメモリ空間を示している。
メインプロセッサ１とローカルプロセッサ３の共有メモ
リはローカルメモリ４の空間内にあり、この共有メモリ
エリアＡは前記両プロセッサから共通にリード／ライト
できる空間になっている。
リはローカルメモリ４の空間内にあり、この共有メモリ
エリアＡは前記両プロセッサから共通にリード／ライト
できる空間になっている。
この共通エリア内に両プロセッサ側から、処理途中およ
び処理結果のデータが保管され、両プロセッサの情報の
伝達用として使用される。
び処理結果のデータが保管され、両プロセッサの情報の
伝達用として使用される。
一方、ＤＭＡ機能については、従来はメインプロセッサ
１側の任意アドレスＢ−プリンタフの転送しかできなか
ったが、第３図の回路構成により。
１側の任意アドレスＢ−プリンタフの転送しかできなか
ったが、第３図の回路構成により。
ローカルメモリ４側の任意アドレスについてもＤＭＡ転
送ができるようになる。
送ができるようになる。
さらに、拡張機能としてウィンドウ機能を採用すること
により、主導権を持つメインプロセッサ１はローカルメ
モリ４の全空間を直接アクセスすることができるように
なる。
により、主導権を持つメインプロセッサ１はローカルメ
モリ４の全空間を直接アクセスすることができるように
なる。
以上に述べた機能の組合せにより、従来は共有メモリし
かなく制限された用途にしか使用できなかったローカル
メモリ４を汎用的にかつ有効に使用することができるよ
うになる。従って、処理能力向上と同時にメモリ空間の
拡張が図れることになる。なお、ローカルプロセッサ３
およびローカルメモリ４はメインプロセッサ１およびメ
インメモリ２の延長線上にある同等の機能を持つため、
従来作成されたメインプロセッサ１上のプログラムをロ
ーカルプロセッサ３上へ簡単な変更により移動すること
ができるため、ソフトウェアの拡張性が可能となる。
かなく制限された用途にしか使用できなかったローカル
メモリ４を汎用的にかつ有効に使用することができるよ
うになる。従って、処理能力向上と同時にメモリ空間の
拡張が図れることになる。なお、ローカルプロセッサ３
およびローカルメモリ４はメインプロセッサ１およびメ
インメモリ２の延長線上にある同等の機能を持つため、
従来作成されたメインプロセッサ１上のプログラムをロ
ーカルプロセッサ３上へ簡単な変更により移動すること
ができるため、ソフトウェアの拡張性が可能となる。
本実施例では、機能追加に伴ってハードウェア量が多少
増加するが。第３図の回路を１つのブロックとして１つ
のＬＳＩに吸収することが可能である。従って、ＬＳＩ
化によってそれほど原価アップにはならない。
増加するが。第３図の回路を１つのブロックとして１つ
のＬＳＩに吸収することが可能である。従って、ＬＳＩ
化によってそれほど原価アップにはならない。
このようにして１本実施例によれば、ローカルプロセッ
サ３およびローカルメモリ４の空間を汎用的にメインメ
モリの空間と同等に使用できるようになるため次の利点
がある。
サ３およびローカルメモリ４の空間を汎用的にメインメ
モリの空間と同等に使用できるようになるため次の利点
がある。
（１）従来の１６ビツトプロセツサ（例えば８０８６）
のメモリ空間ＩＭＢを２ＭＢまで拡張できる。
のメモリ空間ＩＭＢを２ＭＢまで拡張できる。
（１１）既存のソフトウェアを殆んど改造せずにローカ
ルメモリ４の空間に移植できる。
ルメモリ４の空間に移植できる。
（ｉｉｉ ）ローカルプロセッサ３側で同時処理させる
プログラムを任意に選択できるようになるため、システ
ム全体の処理能力を最適化できる。
プログラムを任意に選択できるようになるため、システ
ム全体の処理能力を最適化できる。
以上説明したように、本発明によれば、ローカルプロセ
ッサを含むデータ処理システムにおいて、メインメモリ
空間でオーバフローした入出力制御プロゲララムをロー
カルメモリ空間に移植してメモリ空間を拡張し、システ
ム全体の処理能力を向上できるようになる。
ッサを含むデータ処理システムにおいて、メインメモリ
空間でオーバフローした入出力制御プロゲララムをロー
カルメモリ空間に移植してメモリ空間を拡張し、システ
ム全体の処理能力を向上できるようになる。
第１図は本発明の一実施例を示すデータ処理システムの
構成ブロック図、第２図は従来の共有メモリを使用した
データ処理システムの構成ブロック図、第３図は第１図
の本発明の特徴的なデータ／アドレス切替制御回路の詳
細説明図、第４図は本発明の詳細な説明するための機能
概念図である。 １：メインプロセッサ、２：メインメモリ、３：ローカ
ルプロセッサ、４：ローカルメモリ、５：共有メモリ、
６：プリンタ、７：ディスク装置、ａ：ｃＲｒディスプ
レイ、９：キーボード、１ｏ：回線制御装置、１１：デ
ータ／アドレス切替制御回路、１２：デコーダ、１３
： ＤＭＡチャネル切替回路、１・１：ウィンドウロー
カルアドレス／ウィンドウアドレスレジスタ、１５．＋
６：コンベア回路、１７：セレクト回路、１８：規定ア
ドレスレジスタ、１９，２０：データドライバ、２１ニ
アドレスセレクト回路、２２：メインサイクルリクエス
ト回路、２３ ： ＤＲＡＭサイクルコントロール回路
、２４ニアドレスＭＵＸ回路、２５：ローカルサイクル
リクエスト回路、２６：データセレクト回路。 第１図 第 ２ 図
構成ブロック図、第２図は従来の共有メモリを使用した
データ処理システムの構成ブロック図、第３図は第１図
の本発明の特徴的なデータ／アドレス切替制御回路の詳
細説明図、第４図は本発明の詳細な説明するための機能
概念図である。 １：メインプロセッサ、２：メインメモリ、３：ローカ
ルプロセッサ、４：ローカルメモリ、５：共有メモリ、
６：プリンタ、７：ディスク装置、ａ：ｃＲｒディスプ
レイ、９：キーボード、１ｏ：回線制御装置、１１：デ
ータ／アドレス切替制御回路、１２：デコーダ、１３
： ＤＭＡチャネル切替回路、１・１：ウィンドウロー
カルアドレス／ウィンドウアドレスレジスタ、１５．＋
６：コンベア回路、１７：セレクト回路、１８：規定ア
ドレスレジスタ、１９，２０：データドライバ、２１ニ
アドレスセレクト回路、２２：メインサイクルリクエス
ト回路、２３ ： ＤＲＡＭサイクルコントロール回路
、２４ニアドレスＭＵＸ回路、２５：ローカルサイクル
リクエスト回路、２６：データセレクト回路。 第１図 第 ２ 図
Claims (1)
- （１）メインプロセッサとローカルプロセッサとをメモ
リを介して結合するデータ処理システムにおいて、該ロ
ーカルプロセッサのメモリの内部に該メインプロセッサ
のメモリと共有するエリアを、また、前記メインプロセ
ッサとローカルプロセッサの間に、前記メインプロセッ
サ側から前記ローカルプロセッサの任意エリアのデータ
の書込み・読出しをするための制御手段をそれぞれ設け
、該制御手段により前記ローカルプロセッサのメモリ内
の任意エリアへのデータの書込み・読出し、および前記
メインプロセッサとローカルプロセッサの各メモリ内の
データを入出力装置へＤＭＡ転送することを特徴とする
ローカルプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3637785A JPS61196354A (ja) | 1985-02-27 | 1985-02-27 | ロ−カルプロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3637785A JPS61196354A (ja) | 1985-02-27 | 1985-02-27 | ロ−カルプロセツサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196354A true JPS61196354A (ja) | 1986-08-30 |
Family
ID=12468154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3637785A Pending JPS61196354A (ja) | 1985-02-27 | 1985-02-27 | ロ−カルプロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106150A (ja) * | 1987-10-17 | 1989-04-24 | Fanuc Ltd | ローカルメモリ保護方式 |
-
1985
- 1985-02-27 JP JP3637785A patent/JPS61196354A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106150A (ja) * | 1987-10-17 | 1989-04-24 | Fanuc Ltd | ローカルメモリ保護方式 |
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