JPS62231348A

JPS62231348A - Ｃｐｕ装置

Info

Publication number: JPS62231348A
Application number: JP7349686A
Authority: JP
Inventors: Ichiro Tamura; 一郎田村
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1986-03-31
Filing date: 1986-03-31
Publication date: 1987-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はＣＰＵ装置、特にメモリバンクの管理機能を有
するＣＰＵ装置に関づ−る。

（従来の技術）ＣＰＵのメモリ空間を増加させる方法の一つとして、メ
モリのバンク切換えという手法が用いられている。即ち
、同じアドレス値に複数のメモリを割付け、この複数の
メモリを切換えてアクセスする方式である。第４図に従
来のＣＰＵを用いたバンク切換えを行う構成例を示づ。

複数のメモリパンクロ（図では２つのみを示ツ′）がｃ
ｐｕｉにデータバス８およびアドレスバス９を介して接
続されている。ＣＰＵ１からのアドレスストローブ信号
１０によって、アドレスラップ−４にアドレスデータが
ラッチされ、このアドレスデータに基づいてメモリのア
クセスが行われる。ところが複数のメモリパンクロが同
じアドレス空間を共用しているので、アクセスすべきメ
モリバンクを選択しなくてはならない。そこでデータバ
ス８に、レジスタ２を接続し、バンクセレクトに関する
バンクデータを保持させている。デコーダ５はレジスタ
２内のバンクデータをデコードして、所定のメモリバン
クのみをアクセスする。

（発明が解決しようとする問題点）しかしながら従来のＣＰＵを用いたバンク切換方式では
、メモリバンクの切換えを行うときには、アドレスデコ
ーダ３を介してレジスタ２をアクセスする必要が生じ、
このためにＣＰｔＪは余分なバスサイクルを必要とする
ことになる。従って頻繁に切換えを行うようなときには
、システム全体の効率が低下する弊害が生じる。また、
メモリバンクの管理をＣＰＵが直接管理できないため、
メモリバンク単位でのアクセス権の管理がしにくいとい
う問題もある。

そこで本発明はバンク切換えを効率よく行うことができ
、メモリバンクの直接管理が可能なＣＰＵ装置を提供す
ることを目的とする。

〔発明の構成〕

−〇　　　　− （問題点を解決するための手段）本発明は、ＣＰＵ装置におい−Ｃ１外部メモリのバンク
セレクトに関するバンクデータを保持するメモリバンク
レジスタと内部アドレスバス上のデータかメモリバンク
レジスタ内のバンクデータかのどちらか一方を選択して
外部アドレスバスへ出力するマルチプレクサと、このマ
ルチプレクサの選択動作を時分割して制御するアドレス
バンクバス制御回路と、を内蔵させ、効率よいバンク切
換えを行い、メモリバンクの直接管理を可能にしたもの
である。

（作　用）バンクデータを内蔵レジスタ内に保持しているため、バ
ンク切換時に外部レジスタをアクセスするための余分な
バスサイクルが不要となり、メモリバンクの直接管理が
可能となる。また、バンクセレクトは、時分割によって
外部アドレスバスにバンクデータを出力することににつ
て従来どおり支障なく行うことができる。

（実施例）第１図は本発明に係るＣＰＵ装置の一実施例の構成図で
ある。ＣＰｔＪＩ内には、メモリバンクレジスタ１４、
マルチプレクサ１３、およびアドレスバンクバス制御回
路１５が内蔵されている。メモリバンクレジスタ１４は
バンクセレクトに関するバンクデータを保持するレジス
タで、第４図に示す従来の構成におりるレジスタ２に相
当する。

マルチプレクサ１３は、ＣＰＵ１の内部アドレスバス１
６上のデータか、バンクデータバス１８上のデータかの
どちらか一方を選択して外部へのアドレスバンクバス１
２へ出力する。ここでバンクデータバス１８上のデータ
は、メモリバンクレジスタ１４に保持されているバンク
データである。

マルチプレクサ１３のこの選択動作は、バスサイクルに
基づいてアドレスバンクバス制御回路１５からの選択信
号１７によって時分割制御される。

即ち、第２図のタイミングチャートにおけるアドレスバ
ンクバスに示すように、アドレスバンクバス１２上へは
、内部アドレスバス１６上のアドレスと、バンクデータ
とが時分割されて出力される−　　　什　　　− ことになる。また、アドレスバンクバス制御回路１５は
、アドレスが選択されているときには、アドレスストロ
ーブ信号１０を出力し、バンクデータが選択されている
ときには、バンクデータストローブ信号１１を出力する
。

第３図は第１図に示すＣＰＵを用いてバンク切換えを行
う構成例を示す。ここで第４図の構成例と同一構成要素
については同一符号を付して示し説明を省略する。第３
図の構成では、ＣＰＵ１として第１図に示す本発明に係
る装置を用いている。

従ってアドレスバンクバス１２には、アドレスとバンク
データとが時分割されて出力される。このうちアドレス
はアドレスラッチ４により、バンクデータはバンクデー
タラッチ７により、それぞれラッチされる。アドレスラ
ッチ４には第２図に示すようなタイミングでアドレスス
トローブ信号１０が、また、バンクデータラッチ７には
バンクデータストローブ信号１１が、それぞれ与えられ
ているので、適当なタイミングで所望のデータのラッチ
が可能である。第２図に示すタイミングチヤードでは、
各スト［１−ブ信号の立下りの位置でアドレスバンクバ
スのデータが確定している。

バンクデータラッチ７が、バンクデータをラッチすると
、バンクデコーダ５がこれをデコードしてアクセスすべ
きメモリバンクを選択する。選択されたメモリパンクロ
は、アドレスバス９を介してアドレス指定され、データ
バス８を用いて通常のバスサイクルが実行される。

このように本発明に係るＣＰＵ装置を用いれば、第４図
に示すような外部のレジスタ２、アドレスデコーダ３は
不要になり、バンク切換時の余分なバスサイクルも不要
になる。しかもバンクデータはｃｐｕｉ内部に保持され
ているので、ＣＰＵがメモリバンクを直接管理すること
が可能である。

〔発明の効果〕

以−ヒのとおり本発明によれば、ＣＰＵ装置において、
メモリバンクレジスタを内蔵さぜ、バンクデータとを時
分割して出力づるようにしたため、バンク切換えを効率
よく行うことができるとともに、メモリバンクの直接管
理が可能になる。

【図面の簡単な説明】

第１図は本発明に係るＣＰＵ装置の一実施例を示す構成
図、第２図は第１図に示す装置の動作を説明するタイミ
ノ。グチヤード、第３図は第１図に示す装置を用いてバ
ンク切換えを行う一構成例を示す図、第４図は従来のＣ
ＰＵ装置を用いてバンク切換えを行う構成例を示す図で
ある。１・・・ＣＰ　Ｕ装置、２・・・レジスタ、３・・・ア
ドレスデコーダ、４・・・アドレスラッチ、５・・・デ
コーダ、６・・・メモリバンク、７・・・バンクデータ
ラッチ、８・・・データバス、９・・・アドレスバス、
１０・・・アドレスストローブ信号、１１・・・バンク
データストローブ信号、１２・・・アドレスバンクバス
、１３・・・マルチプレクサ、１４・・・メモリバンク
レジスタ、１５・・・アドレスバンクバス制御回路、１
６・・・内部アドレスバス、１７・・・選択信号。

Claims

【特許請求の範囲】１、外部メモリのバンクセレクトに関するバンクデータ
を保持するメモリバンクレジスタと、内部アドレスバス
上のデータか前記メモリバンクレジスタ内のバンクデー
タかのどちらか一方を選択して外部アドレスバスへ出力
するマルチプレクサと、前記マルチプレクサの選択動作
を時分割して制御するアドレスバンクバス制御回路と、
を内蔵することを特徴とするＣＰＵ装置。２、アドレスバンクバス制御回路が、マルチプレクサの
選択状態を示す信号を外部に出力することを特徴とする
特許請求の範囲第１項記載のＣＰＵ装置。