JPH07152721A - マイクロコンピュータ - Google Patents
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- JPH07152721A JPH07152721A JP5298087A JP29808793A JPH07152721A JP H07152721 A JPH07152721 A JP H07152721A JP 5298087 A JP5298087 A JP 5298087A JP 29808793 A JP29808793 A JP 29808793A JP H07152721 A JPH07152721 A JP H07152721A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 アドレスラッチの構成が異なる等の理由によ
りバスタイミング、特にアドレスラッチ信号に対する書
き込み信号間／読み出し信号間の時間間隔が異なる複数
の外部素子をマイコンの外部素子に接続する場合に、動
作の遅い方の素子に合わせてバスサイクル間を不要に遅
くすることなく、システム全体を高速化する。 【構成】 端子２５は内部書き込み信号バーＷＲｉｎｔ
をバーＷＲとして出力する。一方、Ｄフリップフロップ
３１でバーＷＲｉｎｔを内部クロック信号φの半サイク
ル分遅らせた出力Ｑと内部書き込み信号バーＷＲｉｎｔ
とをＯＲゲート３２で論理和をとることにより、そのた
ち下がりがバーＷＲｉｎｔに比べて半サイクル遅れた信
号を生成し、端子３５からカバーＳＷＲとして出力す
る。
りバスタイミング、特にアドレスラッチ信号に対する書
き込み信号間／読み出し信号間の時間間隔が異なる複数
の外部素子をマイコンの外部素子に接続する場合に、動
作の遅い方の素子に合わせてバスサイクル間を不要に遅
くすることなく、システム全体を高速化する。 【構成】 端子２５は内部書き込み信号バーＷＲｉｎｔ
をバーＷＲとして出力する。一方、Ｄフリップフロップ
３１でバーＷＲｉｎｔを内部クロック信号φの半サイク
ル分遅らせた出力Ｑと内部書き込み信号バーＷＲｉｎｔ
とをＯＲゲート３２で論理和をとることにより、そのた
ち下がりがバーＷＲｉｎｔに比べて半サイクル遅れた信
号を生成し、端子３５からカバーＳＷＲとして出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
（以下マイコンと称す）を含むデータ処理装置に関し、
特に、外付けメモリ等を接続するための外部バスを有す
るデータ処理装置に関する。
（以下マイコンと称す）を含むデータ処理装置に関し、
特に、外付けメモリ等を接続するための外部バスを有す
るデータ処理装置に関する。
【０００２】
【従来の技術】マイコン外部にアドレス／データやリー
ド／ライト信号等の制御信号を出力し、ＲＯＭ、ＲＡＭ
等のメモリ、ゲートアレイ、専用ＩＣを接続することが
可能なマイコンにおいて、通常、マイコンの端子数の制
約からアドレスとデータを同一端子に割り付け、時分割
で入出力する方法（マルチプレクスバス方式）が採られ
ている。このため、チップ外部でアドレスとデータを分
離する必要があり、マイコンがアドレス出力期間に
“Ｈ”となるアドレスラッチイネーブル信号を出力して
この信号を用いてアドレスをラッチさせることによりア
ドレスをデータから分離することが行われる。
ド／ライト信号等の制御信号を出力し、ＲＯＭ、ＲＡＭ
等のメモリ、ゲートアレイ、専用ＩＣを接続することが
可能なマイコンにおいて、通常、マイコンの端子数の制
約からアドレスとデータを同一端子に割り付け、時分割
で入出力する方法（マルチプレクスバス方式）が採られ
ている。このため、チップ外部でアドレスとデータを分
離する必要があり、マイコンがアドレス出力期間に
“Ｈ”となるアドレスラッチイネーブル信号を出力して
この信号を用いてアドレスをラッチさせることによりア
ドレスをデータから分離することが行われる。
【０００３】一方、特定用途用の専用ＩＣの中にはその
端子数を減らすため、アドレス／データのマルチプレク
スバスとアドレスラッチイネーブル信号をそのまま接続
し、ＩＣ内部でアドレスをラッチしてアドレスとデータ
を分離するものがある。
端子数を減らすため、アドレス／データのマルチプレク
スバスとアドレスラッチイネーブル信号をそのまま接続
し、ＩＣ内部でアドレスをラッチしてアドレスとデータ
を分離するものがある。
【０００４】図１６は、以上のようなマルチプレクスバ
ス方式のマイコンと外部素子との接続関係を示すブロッ
ク図である。図において、１はマイコン本体、２はメモ
リ（図示せず）から読み出されたプログラムを解読し、
解読された内容に基づいて周辺の装置を制御するＣＰ
Ｕ、３はマイコン１に内蔵されたＲＯＭ、ＲＡＭ等の内
部メモリ、タイマ、Ａ−Ｄ変換器等の周辺装置を総括し
た周辺装置、５、６、７はそれぞれマイコン１内の内部
データバス、内部アドレスバス、内部バス制御信号群、
４は内部バスと外部バスのバスインターフェース回路、
１１は外部アドレス／データバス、１２は外部バス制御
信号群、１３は内部アドレス／データバス１１からアド
レスをラッチするアドレスラッチ、１４はアドレスラッ
チ１３からアドレスを出力させるための外部アドレスバ
ス、１５、１６、１７はそれぞれ外付けのＲＯＭ、ＲＡ
Ｍ、専用ＩＣ、１８は専用ＩＣ１７内のアドレスラッチ
を示している。また、Ａはアドレスバス１４の状態、Ａ
ICは専用ＩＣ１７内のアドレスラッチ１８の出力状態を
示す。なお、以下の説明で、アドレスラッチ１３にアド
レスをラッチするタイミングを制御するためのアドレス
ラッチイネーブル信号ＡＬＥ、データの書き込みタイミ
ングを制御するための書き込み信号バーＷＲ、データの
読み出しタイミングを制御するための読み出し信号バー
ＲＤは、バス制御信号群７、１２に含まれるものとす
る。
ス方式のマイコンと外部素子との接続関係を示すブロッ
ク図である。図において、１はマイコン本体、２はメモ
リ（図示せず）から読み出されたプログラムを解読し、
解読された内容に基づいて周辺の装置を制御するＣＰ
Ｕ、３はマイコン１に内蔵されたＲＯＭ、ＲＡＭ等の内
部メモリ、タイマ、Ａ−Ｄ変換器等の周辺装置を総括し
た周辺装置、５、６、７はそれぞれマイコン１内の内部
データバス、内部アドレスバス、内部バス制御信号群、
４は内部バスと外部バスのバスインターフェース回路、
１１は外部アドレス／データバス、１２は外部バス制御
信号群、１３は内部アドレス／データバス１１からアド
レスをラッチするアドレスラッチ、１４はアドレスラッ
チ１３からアドレスを出力させるための外部アドレスバ
ス、１５、１６、１７はそれぞれ外付けのＲＯＭ、ＲＡ
Ｍ、専用ＩＣ、１８は専用ＩＣ１７内のアドレスラッチ
を示している。また、Ａはアドレスバス１４の状態、Ａ
ICは専用ＩＣ１７内のアドレスラッチ１８の出力状態を
示す。なお、以下の説明で、アドレスラッチ１３にアド
レスをラッチするタイミングを制御するためのアドレス
ラッチイネーブル信号ＡＬＥ、データの書き込みタイミ
ングを制御するための書き込み信号バーＷＲ、データの
読み出しタイミングを制御するための読み出し信号バー
ＲＤは、バス制御信号群７、１２に含まれるものとす
る。
【０００５】図１７は図１６に示すバスインターフェー
ス回路４の論理回路図である。図において、ＡＬＥｉｎ
ｔ、バーＲＤｉｎｔ、バーＷＲｉｎｔはそれぞれ内部ア
ドレスラッチイネーブル信号、内部書き込み信号、内部
読み出し信号を示し、ＡＬＥ、バーＲＤ、バーＷＲはそ
れぞれ出力側のアドレスラッチイネーブル信号、書き込
み信号、読み出し信号を示す。２０、２１、２２は出力
バッファ、２３、２４、２５は出力端子を示す。内部ラ
ッチイネーブル信号ＡＬＥｉｎｔ、内部書き込み信号バ
ーＲＤｉｎｔ、内部読み出し信号バーＷＲｉｎｔはそれ
ぞれ、出力バッファ２０、出力バッファ２１、出力バッ
ファ２２を介して出力端子２３、出力端子２４、出力端
子２５からアドレスラッチイネーブル信号ＡＬＥ、書き
込み信号バーＲＤ、読み出し信号バーＷＲとして出力さ
れる。
ス回路４の論理回路図である。図において、ＡＬＥｉｎ
ｔ、バーＲＤｉｎｔ、バーＷＲｉｎｔはそれぞれ内部ア
ドレスラッチイネーブル信号、内部書き込み信号、内部
読み出し信号を示し、ＡＬＥ、バーＲＤ、バーＷＲはそ
れぞれ出力側のアドレスラッチイネーブル信号、書き込
み信号、読み出し信号を示す。２０、２１、２２は出力
バッファ、２３、２４、２５は出力端子を示す。内部ラ
ッチイネーブル信号ＡＬＥｉｎｔ、内部書き込み信号バ
ーＲＤｉｎｔ、内部読み出し信号バーＷＲｉｎｔはそれ
ぞれ、出力バッファ２０、出力バッファ２１、出力バッ
ファ２２を介して出力端子２３、出力端子２４、出力端
子２５からアドレスラッチイネーブル信号ＡＬＥ、書き
込み信号バーＲＤ、読み出し信号バーＷＲとして出力さ
れる。
【０００６】また、図１６において、外付けのＲＯＭ１
５、ＲＡＭ１６は、アドレス端子とデータ端子が別れて
いるので、アドレスラッチ１３でラッチイネーブル信号
ＡＬＥを用いてアドレスをデータから分離し、分離され
たアドレスを外部アドレスバス１４を介してアドレス端
子（図示せず）へ入力させている。また、書き込み信号
バーＷＲ及び読み出し信号バーＲＤを用いてデータを外
部アドレス／データバス１１とデータ端子（図示せず）
との間で入出力させている。一方、専用ＩＣ１７の方
は、チップ内部にアドレスラッチ１８を持つため、外部
アドレス／データバス１１及びアドレスラッチイネーブ
ル信号ＡＬＥを直接専用ＩＣ１７の端子へ入力させてい
る。なお、図１６においては、簡略化のため、上位アド
レスをデコードして作る各外付け素子を選択するための
チップセレクト信号の記載については省略している。
５、ＲＡＭ１６は、アドレス端子とデータ端子が別れて
いるので、アドレスラッチ１３でラッチイネーブル信号
ＡＬＥを用いてアドレスをデータから分離し、分離され
たアドレスを外部アドレスバス１４を介してアドレス端
子（図示せず）へ入力させている。また、書き込み信号
バーＷＲ及び読み出し信号バーＲＤを用いてデータを外
部アドレス／データバス１１とデータ端子（図示せず）
との間で入出力させている。一方、専用ＩＣ１７の方
は、チップ内部にアドレスラッチ１８を持つため、外部
アドレス／データバス１１及びアドレスラッチイネーブ
ル信号ＡＬＥを直接専用ＩＣ１７の端子へ入力させてい
る。なお、図１６においては、簡略化のため、上位アド
レスをデコードして作る各外付け素子を選択するための
チップセレクト信号の記載については省略している。
【０００７】図１８は図１６の外部バスの動作を示すタ
イミングチャート図である。図において、φは、図１７
にはその記載を省略したが、内部クロック信号を示す。
ここで、アドレスラッチ１３はアドレスラッチイネーブ
ル信号ＡＬＥが“Ｈ”レベルの期間に入力端の状態を素
通りさせ、“Ｌ”レベルの期間は前の状態を保持するよ
うな構成（Ｄラッチ）を想定しているため、アドレスラ
ッチイネーブル信号ＡＬＥの立ち上げで外部アドレスバ
ス１４の状態Ａは次のアドレスに変化している。一方、
専用ＩＣ１７のアドレスラッチ１８は、アドレスラッチ
イネーブル信号ＡＬＥが“Ｈ”レベルのとき入力端の状
態をラッチし、“Ｌ”レベルに立ち下がった時にその状
態を出力するような構成（Ｄフリップフロップ）を想定
しているため、アドレスラッチイネーブル信号ＡＬＥの
立ち下げでアドレスラッチ１８の出力状態ＡICは次のア
ドレスに変化している。このように、Ｄラッチはアドレ
スが速く確定し、高速でのメモリアクセスに有利という
メリットを持つため、メモリのアドレスラッチとして用
いられることが多く、Ｄフリップフロップは外部から外
部アドレス／データバス１１やアドレスラッチイネーブ
ル信号線に乗って来るノイズに強いというメリットを持
つため、専用ＩＣのアドレスラッチとして用いられるこ
とが多い。よって、同一バス上に２種類のアドレスラッ
チが混在することになり、アドレスの確定される時間が
異なることがある。
イミングチャート図である。図において、φは、図１７
にはその記載を省略したが、内部クロック信号を示す。
ここで、アドレスラッチ１３はアドレスラッチイネーブ
ル信号ＡＬＥが“Ｈ”レベルの期間に入力端の状態を素
通りさせ、“Ｌ”レベルの期間は前の状態を保持するよ
うな構成（Ｄラッチ）を想定しているため、アドレスラ
ッチイネーブル信号ＡＬＥの立ち上げで外部アドレスバ
ス１４の状態Ａは次のアドレスに変化している。一方、
専用ＩＣ１７のアドレスラッチ１８は、アドレスラッチ
イネーブル信号ＡＬＥが“Ｈ”レベルのとき入力端の状
態をラッチし、“Ｌ”レベルに立ち下がった時にその状
態を出力するような構成（Ｄフリップフロップ）を想定
しているため、アドレスラッチイネーブル信号ＡＬＥの
立ち下げでアドレスラッチ１８の出力状態ＡICは次のア
ドレスに変化している。このように、Ｄラッチはアドレ
スが速く確定し、高速でのメモリアクセスに有利という
メリットを持つため、メモリのアドレスラッチとして用
いられることが多く、Ｄフリップフロップは外部から外
部アドレス／データバス１１やアドレスラッチイネーブ
ル信号線に乗って来るノイズに強いというメリットを持
つため、専用ＩＣのアドレスラッチとして用いられるこ
とが多い。よって、同一バス上に２種類のアドレスラッ
チが混在することになり、アドレスの確定される時間が
異なることがある。
【０００８】
【発明が解決しようとする課題】ところで、ＲＯＭ、Ｒ
ＡＭ、専用ＩＣ等は、その内部に含まれるアドレスデコ
ード回路の動作に一定時間が必要なため、デコードされ
るアドレスＡ、ＡICが確定してから書き込み信号バーＷ
Ｒあるいは読み出し信号バーＲＤが“Ｌ”レベルとなる
までの期間にある規定時間以上の時間を必要とする。こ
の時間を図１８中のｔ（ＡＬＥ−ＷＲ）Ｈ、ｔ（ＡＬＥ
−ＷＲ）Ｌで示す。前者はアドレスラッチイネーブル信
号ＡＬＥの“Ｈ”レベルの期間分だけ時間が長くとれる
ため特に問題は起こらないが、後者はもともと期間が短
いので、クロック信号の周波数を速くして高速化を図る
ときに考慮が必要となる。特に上記のように、アドレス
ラッチの構成の異なるものが混在する場合においては、
このｔ（ＡＬＥ−ＷＲ）Ｌの時間を保持する必要がある
ために、クロック周波数を速くできず、システム全体の
高速化ができないという問題点があった。ここで、例え
ば、書き込み信号バーＷＲの立ち下げのタイミングを後
ろにずらすことも考えられるが、必ず接続されるＲＯＭ
及びＲＡＭと異なり、特定用途のものにしか接続されな
い専用ＩＣにポイントをおいてタイミングを決定するこ
とはマイコンの汎用性を狭くすることになり、また、書
き込み信号バーＷＲの“Ｌ”レベルの幅を確保するため
にクロック信号の周波数を遅くしなければならず、アド
レスラッチイネーブル信号ＡＬＥの“Ｈ”レベルでアド
レスを確保して得た高速化も無駄になってしまうため、
この方法を採用することはできない。
ＡＭ、専用ＩＣ等は、その内部に含まれるアドレスデコ
ード回路の動作に一定時間が必要なため、デコードされ
るアドレスＡ、ＡICが確定してから書き込み信号バーＷ
Ｒあるいは読み出し信号バーＲＤが“Ｌ”レベルとなる
までの期間にある規定時間以上の時間を必要とする。こ
の時間を図１８中のｔ（ＡＬＥ−ＷＲ）Ｈ、ｔ（ＡＬＥ
−ＷＲ）Ｌで示す。前者はアドレスラッチイネーブル信
号ＡＬＥの“Ｈ”レベルの期間分だけ時間が長くとれる
ため特に問題は起こらないが、後者はもともと期間が短
いので、クロック信号の周波数を速くして高速化を図る
ときに考慮が必要となる。特に上記のように、アドレス
ラッチの構成の異なるものが混在する場合においては、
このｔ（ＡＬＥ−ＷＲ）Ｌの時間を保持する必要がある
ために、クロック周波数を速くできず、システム全体の
高速化ができないという問題点があった。ここで、例え
ば、書き込み信号バーＷＲの立ち下げのタイミングを後
ろにずらすことも考えられるが、必ず接続されるＲＯＭ
及びＲＡＭと異なり、特定用途のものにしか接続されな
い専用ＩＣにポイントをおいてタイミングを決定するこ
とはマイコンの汎用性を狭くすることになり、また、書
き込み信号バーＷＲの“Ｌ”レベルの幅を確保するため
にクロック信号の周波数を遅くしなければならず、アド
レスラッチイネーブル信号ＡＬＥの“Ｈ”レベルでアド
レスを確保して得た高速化も無駄になってしまうため、
この方法を採用することはできない。
【０００９】この発明は以上のような問題点を解消する
ためになされたもので、バスタイミングの異なる素子を
同一バスに接続しても、マイコンとしての汎用性を失わ
ず、また、バスタイミングの遅い方の素子の影響を受け
ずに、クロック周波数を上げバスサイクルの時間を短く
してシステム全体の高速化を図ることのできるマイコン
を提供することを目的とする。
ためになされたもので、バスタイミングの異なる素子を
同一バスに接続しても、マイコンとしての汎用性を失わ
ず、また、バスタイミングの遅い方の素子の影響を受け
ずに、クロック周波数を上げバスサイクルの時間を短く
してシステム全体の高速化を図ることのできるマイコン
を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１乃至５に係るデ
ータ処理装置は、アドレス信号及びデータ信号を伝達す
るためのマルチプレクスバスと、前記マルチプレクスバ
スから前記アドレス信号を取り込み、該アドレス信号の
割り付けられた領域に対し、前記データ信号の入出力を
行う第１及び第２のチップと、前記第１のチップが前記
アドレス信号を確定するのに必要な期間を設定するため
の第１の制御信号が入力され、該第１の制御信号と前記
第２のチップが前記アドレス信号を確定するのに必要な
期間を設定するための第２の制御信号とを出力する制御
信号生成回路とを備え、前記第１のチップは前記第１の
制御信号を受け、該第１の制御信号が第１のレベルであ
る期間に前記アドレス信号をデコードし、前記第２のチ
ップは前記第２の制御信号を受け、該第２の制御信号が
第１のレベルである期間に前記アドレス信号をデコード
することを特徴とする。
ータ処理装置は、アドレス信号及びデータ信号を伝達す
るためのマルチプレクスバスと、前記マルチプレクスバ
スから前記アドレス信号を取り込み、該アドレス信号の
割り付けられた領域に対し、前記データ信号の入出力を
行う第１及び第２のチップと、前記第１のチップが前記
アドレス信号を確定するのに必要な期間を設定するため
の第１の制御信号が入力され、該第１の制御信号と前記
第２のチップが前記アドレス信号を確定するのに必要な
期間を設定するための第２の制御信号とを出力する制御
信号生成回路とを備え、前記第１のチップは前記第１の
制御信号を受け、該第１の制御信号が第１のレベルであ
る期間に前記アドレス信号をデコードし、前記第２のチ
ップは前記第２の制御信号を受け、該第２の制御信号が
第１のレベルである期間に前記アドレス信号をデコード
することを特徴とする。
【００１１】さらに、前記第１のチップは前記第２のチ
ップよりも高速にアドレスをデコードし、前記第２の制
御信号は前記第１の制御信号よりも第１のレベルの期間
が長いことを特徴とする。
ップよりも高速にアドレスをデコードし、前記第２の制
御信号は前記第１の制御信号よりも第１のレベルの期間
が長いことを特徴とする。
【００１２】さらに他には、前記マルチプレクスバスに
入力されるアドレス信号及びデータ信号において、第１
のバスアクセスサイクルと前記第１のバスアクセスサイ
クルよりも長い第２のバスアクセスサイクルが存在する
とき、前記第２の制御信号は前記第１のバスアクセスサ
イクル中は第１のレベルを保持することを特徴とする。
入力されるアドレス信号及びデータ信号において、第１
のバスアクセスサイクルと前記第１のバスアクセスサイ
クルよりも長い第２のバスアクセスサイクルが存在する
とき、前記第２の制御信号は前記第１のバスアクセスサ
イクル中は第１のレベルを保持することを特徴とする。
【００１３】さらに他には、前記第２の制御信号は、前
記第１の制御信号に基づいて生成されることを特徴とす
る。
記第１の制御信号に基づいて生成されることを特徴とす
る。
【００１４】さらに他には、前記第１の制御信号は前記
アドレス信号が前記第１のチップに割り付けられたアド
レス信号である場合にのみ、第１のレベルとなることを
特徴とする。
アドレス信号が前記第１のチップに割り付けられたアド
レス信号である場合にのみ、第１のレベルとなることを
特徴とする。
【００１５】
【作用】本件発明におけるデータ処理装置は、アドレス
バスとデータバスとを共通とするマルチプレクスバスか
らアドレス信号を取り出し、該アドレス信号をデコード
するのにかかる時間が異なる２つのチップにおいて、そ
れぞれのチップに見合った書き込み制御信号あるいは読
み出し制御信号を設ける。
バスとデータバスとを共通とするマルチプレクスバスか
らアドレス信号を取り出し、該アドレス信号をデコード
するのにかかる時間が異なる２つのチップにおいて、そ
れぞれのチップに見合った書き込み制御信号あるいは読
み出し制御信号を設ける。
【００１６】
実施例１．以下、本発明の１実施例を図１に基づいて説
明する。図１は、本発明におけるバスインターフェース
回路（従来図１６のバスインターフェース回路４に相当
する）を示す論理回路図であり、符号３０で示す。バス
インターフェース回路３０を除く周辺回路は従来図１６
とほぼ同一であるため、以下の説明では図１６のバスイ
ンターフェース回路４を本件発明のバスインターフェー
ス回路３０に変えてその説明を行う。図１において、２
０〜２５は従来図１７と同一あるいは相当する部分を示
す。バーφは反転クロック信号であり、内部クロック信
号φの反転信号である。ＰＲＴｉｎｔはバスインターフ
ェース回路３０に入力されるポート入力信号、ＰＲＴｉ
ｎｔは出力端子３５から出力されるポート出力信号、Ｓ
ＴはＮＯＲゲート３２出力の信号かポート入力信号ＰＲ
Ｔｉｎｔかのどちらかを選択するための選択信号であ
り、ＣＰＵ２からの命令により設定される制御レジスタ
（図示せず）の状態により決定される。バーＳＷＲは外
付けの専用ＩＣ１７のバーＷＲ信号入力端に入力される
書き込み信号である。３１は内部書き込み信号バーＷＲ
ｉｎｔをデータ入力、内部クロック信号φの反転クロッ
ク信号バーφをクロック入力とするＤフリップフロッ
プ、３２はＤフリップフロップ３１の出力の書き込み信
号バーＷＲｉｎｔを入力とするＯＲゲート、３３は選択
信号ＳＴの状態によりＮＯＲゲート３２出力の信号かポ
ート出力信号ＰＲＴｉｎｔかのどちらかを選択し出力す
るセレクタ、３４は出力バッファ、３５は書き込み信号
バーＳＷＲを出力させるための出力端子である。出力端
子３５は、従来はポート出力信号ＰＲＴｉｎｔを出力さ
せるためのポート出力端子専用として用いられていたも
のであり、新たに設けたものではない。また、本件発明
においては、内部バス制御信号群７中に選択信号ＳＴを
含み、外部バス制御信号群１２中に書き込み信号バーＳ
ＷＲを含むものとする。
明する。図１は、本発明におけるバスインターフェース
回路（従来図１６のバスインターフェース回路４に相当
する）を示す論理回路図であり、符号３０で示す。バス
インターフェース回路３０を除く周辺回路は従来図１６
とほぼ同一であるため、以下の説明では図１６のバスイ
ンターフェース回路４を本件発明のバスインターフェー
ス回路３０に変えてその説明を行う。図１において、２
０〜２５は従来図１７と同一あるいは相当する部分を示
す。バーφは反転クロック信号であり、内部クロック信
号φの反転信号である。ＰＲＴｉｎｔはバスインターフ
ェース回路３０に入力されるポート入力信号、ＰＲＴｉ
ｎｔは出力端子３５から出力されるポート出力信号、Ｓ
ＴはＮＯＲゲート３２出力の信号かポート入力信号ＰＲ
Ｔｉｎｔかのどちらかを選択するための選択信号であ
り、ＣＰＵ２からの命令により設定される制御レジスタ
（図示せず）の状態により決定される。バーＳＷＲは外
付けの専用ＩＣ１７のバーＷＲ信号入力端に入力される
書き込み信号である。３１は内部書き込み信号バーＷＲ
ｉｎｔをデータ入力、内部クロック信号φの反転クロッ
ク信号バーφをクロック入力とするＤフリップフロッ
プ、３２はＤフリップフロップ３１の出力の書き込み信
号バーＷＲｉｎｔを入力とするＯＲゲート、３３は選択
信号ＳＴの状態によりＮＯＲゲート３２出力の信号かポ
ート出力信号ＰＲＴｉｎｔかのどちらかを選択し出力す
るセレクタ、３４は出力バッファ、３５は書き込み信号
バーＳＷＲを出力させるための出力端子である。出力端
子３５は、従来はポート出力信号ＰＲＴｉｎｔを出力さ
せるためのポート出力端子専用として用いられていたも
のであり、新たに設けたものではない。また、本件発明
においては、内部バス制御信号群７中に選択信号ＳＴを
含み、外部バス制御信号群１２中に書き込み信号バーＳ
ＷＲを含むものとする。
【００１７】次に上記のように構成されたバスインター
フェース回路３０を含むマイコン及び外部素子の動作に
ついて説明する。図２は本発明によるマイコンの動作を
示すタイミングチャート図である。Ｄフリップフロップ
３１は、内部クロック信号φが“Ｈ”レベルの時書き込
み信号バーＷＲｉｎｔをデータとして入力し、内部クロ
ック信号φが“Ｌ”レベルに立ち下がった時、出力端Ｑ
からデータを出力する。ＯＲゲート３２は、Ｄフリップ
フロップ３１の出力Ｑ及び書き込み信号バーＷＲｉｎｔ
の状態が共に“Ｌ”レベルのときのみ“Ｌ”レベルを出
力する。このＯＲゲート３２の出力は、セレクタ３３が
入力端子Ａを選択中の場合、出力バッファ３４を介して
出力端子３５から書き込み信号バーＳＷＲとして出力さ
れる。書き込み信号バーＳＷＲは、専用ＩＣ１７のバー
ＷＲ信号入力端に接続されているため、専用ＩＣ１７内
におけるｔ（ＡＬＥ−ＷＲ）Ｌは、図１８に示す従来の
それよりも内部クロック信号φの半サイクル分長くする
ことが可能となる。また、出力端子２５から出力される
書き込み信号バーＷＲは従来どおりＲＯＭ１５、ＲＡＭ
１６のバーＷＲ信号入力端子に入力されるため、その動
作の高速化が妨げられることはない。
フェース回路３０を含むマイコン及び外部素子の動作に
ついて説明する。図２は本発明によるマイコンの動作を
示すタイミングチャート図である。Ｄフリップフロップ
３１は、内部クロック信号φが“Ｈ”レベルの時書き込
み信号バーＷＲｉｎｔをデータとして入力し、内部クロ
ック信号φが“Ｌ”レベルに立ち下がった時、出力端Ｑ
からデータを出力する。ＯＲゲート３２は、Ｄフリップ
フロップ３１の出力Ｑ及び書き込み信号バーＷＲｉｎｔ
の状態が共に“Ｌ”レベルのときのみ“Ｌ”レベルを出
力する。このＯＲゲート３２の出力は、セレクタ３３が
入力端子Ａを選択中の場合、出力バッファ３４を介して
出力端子３５から書き込み信号バーＳＷＲとして出力さ
れる。書き込み信号バーＳＷＲは、専用ＩＣ１７のバー
ＷＲ信号入力端に接続されているため、専用ＩＣ１７内
におけるｔ（ＡＬＥ−ＷＲ）Ｌは、図１８に示す従来の
それよりも内部クロック信号φの半サイクル分長くする
ことが可能となる。また、出力端子２５から出力される
書き込み信号バーＷＲは従来どおりＲＯＭ１５、ＲＡＭ
１６のバーＷＲ信号入力端子に入力されるため、その動
作の高速化が妨げられることはない。
【００１８】また、外部に専用ＩＣ１７を必要とせず書
き込み信号バーＳＷＲが不要の場合は、選択信号ＳＴの
状態をＣＰＵ２により逆のレベルに設定し、セレクタ３
３が入力端子Ｂを選択するようにすれば、出力端子３５
はポートとして機能させることができるので、マイコン
の端子が無駄になることもない。
き込み信号バーＳＷＲが不要の場合は、選択信号ＳＴの
状態をＣＰＵ２により逆のレベルに設定し、セレクタ３
３が入力端子Ｂを選択するようにすれば、出力端子３５
はポートとして機能させることができるので、マイコン
の端子が無駄になることもない。
【００１９】以上のように、本実施例においては、必要
とする書き込み信号バーＷＲ（又は読み出し信号バーＲ
Ｄ）のタイミングが異なる２種類の素子を同じ外部バス
に接続する場合においても、素子ごとに対応する２種類
の書き込み信号が存在するため、遅い方の素子のタイミ
ングに合わせて全体のバスサイクルを遅らせる必要がな
く、従来に比べて素子の高速化を図ることができる。し
かも、書き込み信号バーＳＷＲを必要としない場合は、
その端子をポートとして使用できるので、端子を無駄に
することもなく、マイコンとしての汎用性を維持でき
る。
とする書き込み信号バーＷＲ（又は読み出し信号バーＲ
Ｄ）のタイミングが異なる２種類の素子を同じ外部バス
に接続する場合においても、素子ごとに対応する２種類
の書き込み信号が存在するため、遅い方の素子のタイミ
ングに合わせて全体のバスサイクルを遅らせる必要がな
く、従来に比べて素子の高速化を図ることができる。し
かも、書き込み信号バーＳＷＲを必要としない場合は、
その端子をポートとして使用できるので、端子を無駄に
することもなく、マイコンとしての汎用性を維持でき
る。
【００２０】実施例２．図３は、本発明の第２実施例に
よるマイコンを示す図である。図において、２、３、５
〜７、１１〜１８は従来図１６と同一あるいは相当する
部分を示す。４０はマイコン本体、４１はチップセレク
ト生成回路であり、内部アドレスバスから伝達されるア
ドレスをデコードし、そのデコード結果に基づいて複数
のチップセレクト信号出力のうちの１本を“Ｌ”レベル
として出力する機能を有する。ここでは図面上、外付け
素子がＲＯＭ１５、ＲＡＭ１６、専用ＩＣ１７の３つで
構成されているため、それぞれを選択するためのチップ
セレクト信号を順に、バーＣＳ０、バーＣＳ１、バーＣ
Ｓ２とする。４２はバスインターフェース回路であり、
データ、アドレス、バス制御信号に加えて専用ＩＣ１７
を選択するためのチップセレクト信号バーＣＳ２が入力
されている。また、バスインターフェース回路４２から
外部バス制御信号群１２中に出力される信号には専用Ｉ
Ｃ１７のバーＷＲ信号入力端に入力される書き込み信号
バーＳＷＲ（後記述）を含むものとする。
よるマイコンを示す図である。図において、２、３、５
〜７、１１〜１８は従来図１６と同一あるいは相当する
部分を示す。４０はマイコン本体、４１はチップセレク
ト生成回路であり、内部アドレスバスから伝達されるア
ドレスをデコードし、そのデコード結果に基づいて複数
のチップセレクト信号出力のうちの１本を“Ｌ”レベル
として出力する機能を有する。ここでは図面上、外付け
素子がＲＯＭ１５、ＲＡＭ１６、専用ＩＣ１７の３つで
構成されているため、それぞれを選択するためのチップ
セレクト信号を順に、バーＣＳ０、バーＣＳ１、バーＣ
Ｓ２とする。４２はバスインターフェース回路であり、
データ、アドレス、バス制御信号に加えて専用ＩＣ１７
を選択するためのチップセレクト信号バーＣＳ２が入力
されている。また、バスインターフェース回路４２から
外部バス制御信号群１２中に出力される信号には専用Ｉ
Ｃ１７のバーＷＲ信号入力端に入力される書き込み信号
バーＳＷＲ（後記述）を含むものとする。
【００２１】図４は、図２におけるマイコン４０内部の
バスインターフェース回路４２の論理回路図を示す。図
において、２０〜２５、３２、３４、３５は実施例図１
と同一あるいは相当する部分を示す。４３は内部書き込
み信号バーＷＲｉｎｔをデータ入力、反転クロック信号
バーφをクロック入力、内部チップセレクト信号バーＣ
Ｓ２ｉｎｔをセット入力とするＤフリップフロップであ
る。また、実施例１と同様、書き込み信号バーＷＲは高
速メモリであるＲＯＭ１５、ＲＡＭ１６のバーＷＲ信号
入力端に入力され、書き込み信号バーＳＷＲは専用ＩＣ
１７のバーＷＲ信号入力端に入力される。
バスインターフェース回路４２の論理回路図を示す。図
において、２０〜２５、３２、３４、３５は実施例図１
と同一あるいは相当する部分を示す。４３は内部書き込
み信号バーＷＲｉｎｔをデータ入力、反転クロック信号
バーφをクロック入力、内部チップセレクト信号バーＣ
Ｓ２ｉｎｔをセット入力とするＤフリップフロップであ
る。また、実施例１と同様、書き込み信号バーＷＲは高
速メモリであるＲＯＭ１５、ＲＡＭ１６のバーＷＲ信号
入力端に入力され、書き込み信号バーＳＷＲは専用ＩＣ
１７のバーＷＲ信号入力端に入力される。
【００２２】通常、チップセレクト信号は、特定のアド
レス空間に特定の素子を割り付けるために用いられるの
で、専用ＩＣ１７を選択するためのチップセレクト信号
バーＣＳ２を利用することにより、専用ＩＣ１７にのみ
アクセスするための書き込み信号バーＳＷＲを生成する
ことが可能となる。図５は図４の回路の動作を示すタイ
ミングチャート図である。ここでは、アドレスＡ0 、Ａ
1 に対応してそれぞれチップセレクト信号バーＣＳ０、
バーＣＳ２が“Ｌ”レベル（アクティブ状態）となるよ
うにしている。つまり、アドレスＡ0 、Ａ1 はそれぞれ
チップセレクト信号バーＣＳ０、バーＣＳ２に対応する
アドレス空間に存在する。さて、内部チップセレクト信
号バーＣＳ２ｉｎｔがＤフリップフロップ４３のセット
入力端子Ｓ（“Ｈ”レベル入力時にセットされる）に接
続されているため、その出力端子Ｑは内部チップセレク
ト信号バーＣＳ２ｉｎｔが“Ｈ”レベルの時、すなわ
ち、チップセレクト信号バーＣＳ２のアドレス空間が非
選択の時、“Ｈ”レベル（セット）となり、内部チップ
セレクト信号バーＣＳ２ｉｎｔが“Ｌ”レベル（選択）
の時、Ｄフリップフロップとして動作できる。したがっ
て、図５の前半、アドレスＡ0 に対応するバスサイクル
では書き込み信号バーＷＲは出力されるが、出力端子Ｑ
が“Ｈ”レベルであるため書き込み信号バーＳＷＲは
“Ｈ”レベルのままであり、次の後半、アドレスＡ1 に
対応するバスサイクルにおいては、出力端子Ｑは内部書
き込み信号バーＷＲｉｎｔを内部クロック信号φの半サ
イクル遅らせて出力するため、図５に示すような書き込
み信号バーＳＷＲを出力する。
レス空間に特定の素子を割り付けるために用いられるの
で、専用ＩＣ１７を選択するためのチップセレクト信号
バーＣＳ２を利用することにより、専用ＩＣ１７にのみ
アクセスするための書き込み信号バーＳＷＲを生成する
ことが可能となる。図５は図４の回路の動作を示すタイ
ミングチャート図である。ここでは、アドレスＡ0 、Ａ
1 に対応してそれぞれチップセレクト信号バーＣＳ０、
バーＣＳ２が“Ｌ”レベル（アクティブ状態）となるよ
うにしている。つまり、アドレスＡ0 、Ａ1 はそれぞれ
チップセレクト信号バーＣＳ０、バーＣＳ２に対応する
アドレス空間に存在する。さて、内部チップセレクト信
号バーＣＳ２ｉｎｔがＤフリップフロップ４３のセット
入力端子Ｓ（“Ｈ”レベル入力時にセットされる）に接
続されているため、その出力端子Ｑは内部チップセレク
ト信号バーＣＳ２ｉｎｔが“Ｈ”レベルの時、すなわ
ち、チップセレクト信号バーＣＳ２のアドレス空間が非
選択の時、“Ｈ”レベル（セット）となり、内部チップ
セレクト信号バーＣＳ２ｉｎｔが“Ｌ”レベル（選択）
の時、Ｄフリップフロップとして動作できる。したがっ
て、図５の前半、アドレスＡ0 に対応するバスサイクル
では書き込み信号バーＷＲは出力されるが、出力端子Ｑ
が“Ｈ”レベルであるため書き込み信号バーＳＷＲは
“Ｈ”レベルのままであり、次の後半、アドレスＡ1 に
対応するバスサイクルにおいては、出力端子Ｑは内部書
き込み信号バーＷＲｉｎｔを内部クロック信号φの半サ
イクル遅らせて出力するため、図５に示すような書き込
み信号バーＳＷＲを出力する。
【００２３】以上のようにこの第２の実施例において
は、特定のアドレス空間をＣＰＵ２がアクセスしたとき
のみ書き込み信号バーＳＷＲを出力できるため、実質
上、ＣＰＵ２が専用ＩＣ１７をアクセスした時に限定し
て書き込み信号バーＳＷＲを出力することになる。この
ため、実施例１と同様に、必要とする書き込み信号バー
ＷＲ（又は読み出し信号バーＲＤ）のタイミングが異な
る２種類の素子を同じ外部バスに接続する場合において
も、素子ごとに対応する２種類の書き込み信号が存在す
るため、遅い方の素子のタイミングに合わせて全体のバ
スサイクルを遅らせる必要がなく、従来に比べて素子の
高速化を図ることができる。さらに、ＣＰＵ２がアクセ
スする回数が圧倒的に多いと考えられるＲＯＭ１５、Ｒ
ＡＭ１６をアクセスする場合には読み出し信号バーＳＷ
Ｒは“Ｈ”レベルのままであるため、読み出し信号バー
ＳＷＲを出力することによる消費電力の増大、ノイズの
輻射を極力押さえることができる。
は、特定のアドレス空間をＣＰＵ２がアクセスしたとき
のみ書き込み信号バーＳＷＲを出力できるため、実質
上、ＣＰＵ２が専用ＩＣ１７をアクセスした時に限定し
て書き込み信号バーＳＷＲを出力することになる。この
ため、実施例１と同様に、必要とする書き込み信号バー
ＷＲ（又は読み出し信号バーＲＤ）のタイミングが異な
る２種類の素子を同じ外部バスに接続する場合において
も、素子ごとに対応する２種類の書き込み信号が存在す
るため、遅い方の素子のタイミングに合わせて全体のバ
スサイクルを遅らせる必要がなく、従来に比べて素子の
高速化を図ることができる。さらに、ＣＰＵ２がアクセ
スする回数が圧倒的に多いと考えられるＲＯＭ１５、Ｒ
ＡＭ１６をアクセスする場合には読み出し信号バーＳＷ
Ｒは“Ｈ”レベルのままであるため、読み出し信号バー
ＳＷＲを出力することによる消費電力の増大、ノイズの
輻射を極力押さえることができる。
【００２４】なお、上記実施例では、書き込み信号バー
ＷＲは内部チップセレクト信号ＣＳ２ｉｎｔが“Ｈ”レ
ベルの時にも“Ｌ”レベル出力可としているが、図６に
示すように、出力バッファ２２の前にＯＲゲート３２の
ようなＯＲゲート３２’を挿入し、その一方の入力端子
にチップセレクト信号バーＣＳ２ｉｎｔを入力すること
により、チップセレクト信号バーＣＳｉｎｔが“Ｈ”レ
ベルの時には、書き込み信号バーＷＲを出力しないよう
にすることもできる。また、チップ内で、チップセレク
ト信号バーＣＳ２ｉｎｔに相当するような信号を生成さ
えしていれば、チップセレクト信号出力端子を持たない
マイコンへも適用できる。
ＷＲは内部チップセレクト信号ＣＳ２ｉｎｔが“Ｈ”レ
ベルの時にも“Ｌ”レベル出力可としているが、図６に
示すように、出力バッファ２２の前にＯＲゲート３２の
ようなＯＲゲート３２’を挿入し、その一方の入力端子
にチップセレクト信号バーＣＳ２ｉｎｔを入力すること
により、チップセレクト信号バーＣＳｉｎｔが“Ｈ”レ
ベルの時には、書き込み信号バーＷＲを出力しないよう
にすることもできる。また、チップ内で、チップセレク
ト信号バーＣＳ２ｉｎｔに相当するような信号を生成さ
えしていれば、チップセレクト信号出力端子を持たない
マイコンへも適用できる。
【００２５】実施例３．実施例２においては、チップセ
レクト信号を出力させる機能を持つマイコンについて記
述したが、ＣＰＵ２によって書き換え可能なレジスタビ
ットを設け、そのレジスタビットの状態により書き込み
信号バーＳＷＲの出力レベルの設定を選択できるように
し、専用ＩＣ１７へのアクセス前後にそのレジスタビッ
トをセット、リセットすれば、実施例２と同様の効果が
期待できる。図７は、実施例２におけるバスインターフ
ェース回路４２において、チップセレクト信号バーＣＳ
２に代替できる信号を生成するためのレジスタビットを
設けた回路構成を示す図である。図において、５０はレ
ジスタビットであり、ＣＰＵ２によってデータが設定さ
れ、制御信号Ｓを出力する。バスインターフェース回路
４２及びレジスタビットを除く周辺回路は従来図１６と
ほぼ同一であるため、以下の説明では図１６のバスイン
ターフェース回路４をバスインターフェース回路４２及
びレジスタビットに変えてその説明を行う。
レクト信号を出力させる機能を持つマイコンについて記
述したが、ＣＰＵ２によって書き換え可能なレジスタビ
ットを設け、そのレジスタビットの状態により書き込み
信号バーＳＷＲの出力レベルの設定を選択できるように
し、専用ＩＣ１７へのアクセス前後にそのレジスタビッ
トをセット、リセットすれば、実施例２と同様の効果が
期待できる。図７は、実施例２におけるバスインターフ
ェース回路４２において、チップセレクト信号バーＣＳ
２に代替できる信号を生成するためのレジスタビットを
設けた回路構成を示す図である。図において、５０はレ
ジスタビットであり、ＣＰＵ２によってデータが設定さ
れ、制御信号Ｓを出力する。バスインターフェース回路
４２及びレジスタビットを除く周辺回路は従来図１６と
ほぼ同一であるため、以下の説明では図１６のバスイン
ターフェース回路４をバスインターフェース回路４２及
びレジスタビットに変えてその説明を行う。
【００２６】ＣＰＵ２において、専用ＩＣ１７をアクセ
スする直前にレジスタビット５０に“１”を書き込むよ
うに命令を設定しておけば、制御信号Ｓは“Ｈ”レベル
になりＤフリップフロップ４３は動作するので、書き込
み信号バーＳＷＲを出力させることが可能となる。ま
た、専用ＩＣ１７のアクセス終了後、レジスタビット５
０に“０”を書き込むように命令を設定しておけば、制
御信号Ｓは“Ｌ”レベルになりＤフリップフロップ４３
はセット状態に固定されるので、書き込み信号バーＳＷ
Ｒも“Ｈ”レベルに固定される。
スする直前にレジスタビット５０に“１”を書き込むよ
うに命令を設定しておけば、制御信号Ｓは“Ｈ”レベル
になりＤフリップフロップ４３は動作するので、書き込
み信号バーＳＷＲを出力させることが可能となる。ま
た、専用ＩＣ１７のアクセス終了後、レジスタビット５
０に“０”を書き込むように命令を設定しておけば、制
御信号Ｓは“Ｌ”レベルになりＤフリップフロップ４３
はセット状態に固定されるので、書き込み信号バーＳＷ
Ｒも“Ｈ”レベルに固定される。
【００２７】本実施例においても、専用ＩＣ１７をアク
セスする毎に書き込み信号バーＳＷＲを出力可能とする
ことができるので、実施例２に記載した効果と同様の効
果を得ることが可能となる。
セスする毎に書き込み信号バーＳＷＲを出力可能とする
ことができるので、実施例２に記載した効果と同様の効
果を得ることが可能となる。
【００２８】なお、上記実施例では書き込み信号バーＷ
Ｒ、バーＳＷＲを別端子としたが、図８に示すように、
出力バッファ３２の前に図１に示すセレクタ３３を設
け、書き込み信号バーＷＲを該セレクタ３３の入力端子
Ａに入力させ、ＯＲゲート３２の出力を入力端子Ｂに入
力させることにより、レジスタビット５０出力である制
御信号Ｓの状態によって、書き込み信号バーＷＲかＯＲ
ゲート３２出力（書き込み信号バーＳＷＲ）かのどちら
かを選択出力できるような構成としてもよい。図９は、
図８の動作を示すタイミングチャート図である。このよ
うな構成を採用することにより、１つの信号線上でアド
レスＡ0 、Ａ1 に対応してそれぞれ書き込み信号の
“Ｈ”レベル期間を変更することができるので、書き込
み信号出力端子は１つで済み、しかも、それぞれの素子
に見合った書き込み信号を得ることができる。
Ｒ、バーＳＷＲを別端子としたが、図８に示すように、
出力バッファ３２の前に図１に示すセレクタ３３を設
け、書き込み信号バーＷＲを該セレクタ３３の入力端子
Ａに入力させ、ＯＲゲート３２の出力を入力端子Ｂに入
力させることにより、レジスタビット５０出力である制
御信号Ｓの状態によって、書き込み信号バーＷＲかＯＲ
ゲート３２出力（書き込み信号バーＳＷＲ）かのどちら
かを選択出力できるような構成としてもよい。図９は、
図８の動作を示すタイミングチャート図である。このよ
うな構成を採用することにより、１つの信号線上でアド
レスＡ0 、Ａ1 に対応してそれぞれ書き込み信号の
“Ｈ”レベル期間を変更することができるので、書き込
み信号出力端子は１つで済み、しかも、それぞれの素子
に見合った書き込み信号を得ることができる。
【００２９】実施例４．チップ内のデータバス幅が１６
ビットであり、１６ビット幅のデータを処理できるいわ
ゆる１６ビットマイコンの中には、その外部バス幅を１
６ビットとするか８ビットとするかを選択できるものが
ある。バス幅を１６ビットとすると８ビットのバス幅に
比べて２倍の高速化が図れる。通常、１６ビットのデー
タを吸う場合にも、８ビットのデータがパラレルに存在
するようにアドレスが割り付けられる。すなわち、下位
０〜７ビットの１バイトは偶数アドレスに、上位８〜１
５ビットの１バイトは奇数アドレスに割り付けられる構
成になっている。一方、外部バス幅を１６ビットとした
場合にも、通常、外付けメモリはバス幅８ビットである
ため、下位８ビットと上位８ビットに別々のメモリを接
続して１６ビット幅として使用する。この場合、ＲＡＭ
への書き込み信号バーＷＲを１本とすると、例えば、下
位８ビットの方のＲＡＭにも不定データが書き込まれて
しまう。このため、外部バス幅を１６ビットとする場合
には、書き込み信号バーＷＲの出力を偶数アドレス側と
奇数アドレス側とで分けることがなされている。ここで
は、前者信号をバーＬＷＲ、後者信号をバーＨＷＲとす
る。それぞれの信号は、偶数アドレス、奇数アドレスの
書き込み時に“Ｌ”レベルとなる。当然、バーＬＷＲ、
バーＨＷＲは、それぞれ下位０〜７ビット対応のＲＡ
Ｍ、上位８〜１５ビット対応のＲＡＭの書き込み信号バ
ーＷＲ入力端子に接続される。
ビットであり、１６ビット幅のデータを処理できるいわ
ゆる１６ビットマイコンの中には、その外部バス幅を１
６ビットとするか８ビットとするかを選択できるものが
ある。バス幅を１６ビットとすると８ビットのバス幅に
比べて２倍の高速化が図れる。通常、１６ビットのデー
タを吸う場合にも、８ビットのデータがパラレルに存在
するようにアドレスが割り付けられる。すなわち、下位
０〜７ビットの１バイトは偶数アドレスに、上位８〜１
５ビットの１バイトは奇数アドレスに割り付けられる構
成になっている。一方、外部バス幅を１６ビットとした
場合にも、通常、外付けメモリはバス幅８ビットである
ため、下位８ビットと上位８ビットに別々のメモリを接
続して１６ビット幅として使用する。この場合、ＲＡＭ
への書き込み信号バーＷＲを１本とすると、例えば、下
位８ビットの方のＲＡＭにも不定データが書き込まれて
しまう。このため、外部バス幅を１６ビットとする場合
には、書き込み信号バーＷＲの出力を偶数アドレス側と
奇数アドレス側とで分けることがなされている。ここで
は、前者信号をバーＬＷＲ、後者信号をバーＨＷＲとす
る。それぞれの信号は、偶数アドレス、奇数アドレスの
書き込み時に“Ｌ”レベルとなる。当然、バーＬＷＲ、
バーＨＷＲは、それぞれ下位０〜７ビット対応のＲＡ
Ｍ、上位８〜１５ビット対応のＲＡＭの書き込み信号バ
ーＷＲ入力端子に接続される。
【００３０】さて、このマイコンを外部バス幅を８ビッ
トとして使う場合には、書き込み信号バーＷＲは１本で
よい。また、外付けの専用ＩＣは、端子数の制約とアク
セス量が少ないという理由からバス幅８ビットで構成さ
れている。したがって、図１０に示すように、外部バス
幅が８ビットの時は書き込み信号バーＷＲとバーＳＷＲ
を、１６ビットの時は書き込み信号バーＬＷＲとバーＨ
ＷＲを選択出力すれば、端子をむだなく使用できるメリ
ットがある。図１１は外部バス幅が１６ビットの場合の
データ処理装置、図１２は外部バス幅が８ビットの場合
のデータ処理装置を示す。
トとして使う場合には、書き込み信号バーＷＲは１本で
よい。また、外付けの専用ＩＣは、端子数の制約とアク
セス量が少ないという理由からバス幅８ビットで構成さ
れている。したがって、図１０に示すように、外部バス
幅が８ビットの時は書き込み信号バーＷＲとバーＳＷＲ
を、１６ビットの時は書き込み信号バーＬＷＲとバーＨ
ＷＲを選択出力すれば、端子をむだなく使用できるメリ
ットがある。図１１は外部バス幅が１６ビットの場合の
データ処理装置、図１２は外部バス幅が８ビットの場合
のデータ処理装置を示す。
【００３１】実施例５．図１３は本発明の第５実施例に
よるバスインターフェース回路であり、符号５５で示
す。回路構成上は、実施例２の図４に示すものとほば同
一であるが、専用ＩＣの書き込み信号バーＷＲ入力端子
に入力される書き込み信号バーＳＷＲの生成タイミング
が実施例２と異なるので、異なる部分について詳述す
る。図１３において、ＷＡＩＴはＣＰＵで生成される制
御信号であり、ＣＰＵが待ち状態あるいは停止状態にあ
ることを知らせる。バスインターフェース回路５５を除
く周辺回路は従来図１６とほぼ同一であるため、以下の
説明では図１６のバスインターフェース回路４をバスイ
ンターフェース回路５５に変えてその説明を行う。
よるバスインターフェース回路であり、符号５５で示
す。回路構成上は、実施例２の図４に示すものとほば同
一であるが、専用ＩＣの書き込み信号バーＷＲ入力端子
に入力される書き込み信号バーＳＷＲの生成タイミング
が実施例２と異なるので、異なる部分について詳述す
る。図１３において、ＷＡＩＴはＣＰＵで生成される制
御信号であり、ＣＰＵが待ち状態あるいは停止状態にあ
ることを知らせる。バスインターフェース回路５５を除
く周辺回路は従来図１６とほぼ同一であるため、以下の
説明では図１６のバスインターフェース回路４をバスイ
ンターフェース回路５５に変えてその説明を行う。
【００３２】次に、バスインターフェース回路５５の動
作について、図１４に示すバスインターフェース回路５
５のタイミングチャート図を用いて説明する。外部バス
を持ち、外部の各種素子をそのバスに接続できるマイコ
ンは、通常、内部資源と外部資源とでそのアクセス速度
が異なるため、外部資源のようにアクセス時間が長い素
子をアクセスする場合は、ＷＡＩＴ信号を“Ｈ”レベル
に設定することによりバスアクセスサイクルを長く設定
している。一方、内蔵のＲＯＭ、ＲＡＭ等の内部資源の
ようにアクセス時間が短い素子をアクセスする場合は、
バスアクセス時間を長くする必要がないため、ＷＡＩＴ
信号を“Ｌ”レベルに設定し、バスアクセスサイクルが
長くならないように設定している。つまり、ＷＡＩＴ信
号が“Ｌ”レベルである前半のバスサイクルは内部資源
をアクセスするためのサイクルなので、内部クロック信
号φの２サイクルで終了し、ＷＡＩＴ信号が“Ｈ”レベ
ルである後半のバスサイクルは外部資源をアクセスする
ためのサイクルなので、内部クロック信号φの３サイク
ルを取っている。
作について、図１４に示すバスインターフェース回路５
５のタイミングチャート図を用いて説明する。外部バス
を持ち、外部の各種素子をそのバスに接続できるマイコ
ンは、通常、内部資源と外部資源とでそのアクセス速度
が異なるため、外部資源のようにアクセス時間が長い素
子をアクセスする場合は、ＷＡＩＴ信号を“Ｈ”レベル
に設定することによりバスアクセスサイクルを長く設定
している。一方、内蔵のＲＯＭ、ＲＡＭ等の内部資源の
ようにアクセス時間が短い素子をアクセスする場合は、
バスアクセス時間を長くする必要がないため、ＷＡＩＴ
信号を“Ｌ”レベルに設定し、バスアクセスサイクルが
長くならないように設定している。つまり、ＷＡＩＴ信
号が“Ｌ”レベルである前半のバスサイクルは内部資源
をアクセスするためのサイクルなので、内部クロック信
号φの２サイクルで終了し、ＷＡＩＴ信号が“Ｈ”レベ
ルである後半のバスサイクルは外部資源をアクセスする
ためのサイクルなので、内部クロック信号φの３サイク
ルを取っている。
【００３３】よって、このＷＡＩＴ信号をＤフリップフ
ロップ４３のセット入力とすることにより、ＷＡＩＴ信
号が“Ｈ”レベルすなわち長いバスアクセスサイクルの
時のみ書き込み信号バーＳＷＲを出力するようにし、専
用ＩＣ１７は長いバスアクセスサイクルでのみアクセス
するようにする。そうすることにより、誤動作（バーＳ
ＷＲ信号の短い“Ｌ”幅による）の低減、低消費電力及
びノイズ輻射の低減が可能となる。
ロップ４３のセット入力とすることにより、ＷＡＩＴ信
号が“Ｈ”レベルすなわち長いバスアクセスサイクルの
時のみ書き込み信号バーＳＷＲを出力するようにし、専
用ＩＣ１７は長いバスアクセスサイクルでのみアクセス
するようにする。そうすることにより、誤動作（バーＳ
ＷＲ信号の短い“Ｌ”幅による）の低減、低消費電力及
びノイズ輻射の低減が可能となる。
【００３４】上記実施例１〜５においては、専用ＩＣ１
７への書き込み信号バーＳＷＲの立ち下げ開始時点を内
部クロック信号φの半サイクル分だけずらす方法につい
て説明したが、専用ＩＣ１７のタイミング仕様（ｔ（Ａ
ＬＥ−ＷＲ）Ｌの必要時間）によっては図１５のタイミ
ングチャート図に示すように、バーＳＷＲの立ち下げ開
始をφの１サイクル分ずらすことも考えられる。この場
合、バスインターフェース回路は、図１２に示すＤフリ
ップフロップ４３のクロック入力端子Ｔに、反転クロッ
ク信号バーφの代わりに内部クロック信号φを入力すれ
ばよい。
７への書き込み信号バーＳＷＲの立ち下げ開始時点を内
部クロック信号φの半サイクル分だけずらす方法につい
て説明したが、専用ＩＣ１７のタイミング仕様（ｔ（Ａ
ＬＥ−ＷＲ）Ｌの必要時間）によっては図１５のタイミ
ングチャート図に示すように、バーＳＷＲの立ち下げ開
始をφの１サイクル分ずらすことも考えられる。この場
合、バスインターフェース回路は、図１２に示すＤフリ
ップフロップ４３のクロック入力端子Ｔに、反転クロッ
ク信号バーφの代わりに内部クロック信号φを入力すれ
ばよい。
【００３５】また、上記実施例を組み合わせることによ
り設計者の所望のマイコンに変えてもよい。さらに、上
記実施例では便宜上、書き込み信号バーＷＲについての
み記述したが、読み出し信号バーＲＤについても同様に
適用できる。さらに、立ち下げ時点が異なる場合のみ記
述したが、立ち上げ時点ないし立ち下げ／立ち上げ時点
の両方が異なるタイミングの場合でも適用である。
り設計者の所望のマイコンに変えてもよい。さらに、上
記実施例では便宜上、書き込み信号バーＷＲについての
み記述したが、読み出し信号バーＲＤについても同様に
適用できる。さらに、立ち下げ時点が異なる場合のみ記
述したが、立ち上げ時点ないし立ち下げ／立ち上げ時点
の両方が異なるタイミングの場合でも適用である。
【００３６】
【発明の効果】本件発明は、以上説明したように構成さ
れているため、以下に記載するような効果を奏する。
れているため、以下に記載するような効果を奏する。
【００３７】本件発明におけるデータ処理装置は、アド
レス信号及びデータ信号を伝達するためのマルチプレク
スバスから、アドレス信号を取り出し、該アドレス信号
をデコードする第１及び第２のチップと、前記第１のチ
ップが前記アドレス信号を確定するのに必要な期間を設
定するための第１の制御信号が入力され、該第１の制御
信号と前記第２のチップが前記アドレス信号を確定する
のに必要な期間を設定するための第２の制御信号とを出
力する制御信号生成回路とを備え、前記第１のチップは
前記第１の制御信号を受け、該第１の制御信号が第１の
レベルである期間に前記アドレス信号をデコードし、前
記第２のチップは前記第２の制御信号を受け、該第２の
制御信号が第１のレベルである期間に前記アドレス信号
をデコードするので、チップごとに異なる制御信号を入
力することができる。
レス信号及びデータ信号を伝達するためのマルチプレク
スバスから、アドレス信号を取り出し、該アドレス信号
をデコードする第１及び第２のチップと、前記第１のチ
ップが前記アドレス信号を確定するのに必要な期間を設
定するための第１の制御信号が入力され、該第１の制御
信号と前記第２のチップが前記アドレス信号を確定する
のに必要な期間を設定するための第２の制御信号とを出
力する制御信号生成回路とを備え、前記第１のチップは
前記第１の制御信号を受け、該第１の制御信号が第１の
レベルである期間に前記アドレス信号をデコードし、前
記第２のチップは前記第２の制御信号を受け、該第２の
制御信号が第１のレベルである期間に前記アドレス信号
をデコードするので、チップごとに異なる制御信号を入
力することができる。
【００３８】よって、第１と第２のチップとで、アドレ
ス信号のデコード速度が異なる場合に、高速にアクセス
できるチップのアクセス速度を犠牲にしたり、クロック
周波数を遅くしたりする必要もなく、システム全体の高
速化が図れる。
ス信号のデコード速度が異なる場合に、高速にアクセス
できるチップのアクセス速度を犠牲にしたり、クロック
周波数を遅くしたりする必要もなく、システム全体の高
速化が図れる。
【００３９】前記マルチプレクスバスに入力されるアド
レス信号及びデータ信号において、第１のバスアクセス
サイクルと前記第１のバスアクセスサイクルよりも長い
第２のバスアクセスサイクルが存在するとき、前記第２
の制御信号は前記第１のバスアクセスサイクル中は第１
のレベルを保持するので、長いバスアクセスサイクル中
にアクセス速度の遅いチップをアクセスでき、短いバス
アクセスサイクル中で誤動作が生じたり、消費電力が増
大したりするのを防止できる。
レス信号及びデータ信号において、第１のバスアクセス
サイクルと前記第１のバスアクセスサイクルよりも長い
第２のバスアクセスサイクルが存在するとき、前記第２
の制御信号は前記第１のバスアクセスサイクル中は第１
のレベルを保持するので、長いバスアクセスサイクル中
にアクセス速度の遅いチップをアクセスでき、短いバス
アクセスサイクル中で誤動作が生じたり、消費電力が増
大したりするのを防止できる。
【００４０】また、前記第１の制御信号は前記アドレス
信号が前記第１のチップに割り付けられたアドレス信号
である場合にのみ、第１のレベルとなるので、無駄な信
号変化による消費電力が増大するのを防止できる。
信号が前記第１のチップに割り付けられたアドレス信号
である場合にのみ、第１のレベルとなるので、無駄な信
号変化による消費電力が増大するのを防止できる。
【図１】本発明の第１実施例によるバスインターフェー
ス回路３０の論理回路図である。
ス回路３０の論理回路図である。
【図２】バスインターフェース回路３０の動作を示すタ
イミングチャート図である。
イミングチャート図である。
【図３】本発明の第２実施例によるデータ処理装置のブ
ロック図である。
ロック図である。
【図４】本発明の第２実施例によるバスインターフェー
ス回路４２の論理回路図である。
ス回路４２の論理回路図である。
【図５】バスインターフェース回路４２の動作を示すタ
イミングチャート図である。
イミングチャート図である。
【図６】本発明によるバスインターフェース回路４２の
論理回路図である。
論理回路図である。
【図７】本発明によるバスインターフェース回路４２の
論理回路図である。
論理回路図である。
【図８】本発明の第３実施例によるバスインターフェー
ス回路４２の論理回路図である。
ス回路４２の論理回路図である。
【図９】バスインターフェース回路４２の動作を示すタ
イミングチャート図である。
イミングチャート図である。
【図１０】バス幅及び切り換えの組み合わせを説明する
図である。
図である。
【図１１】本発明の第４実施例による１６ビット幅のデ
ータ処理装置を示すブロック図である。
ータ処理装置を示すブロック図である。
【図１２】本発明の第４の実施例による８ビット幅のデ
ータ処理装置を示すブロック図である。
ータ処理装置を示すブロック図である。
【図１３】本発明の第５実施例によるバスインターフェ
ース回路５５の論理回路図である。
ース回路５５の論理回路図である。
【図１４】バスインターフェース回路５５の動作を示す
タイミングチャート図である。
タイミングチャート図である。
【図１５】バスインターフェース回路５５の動作を示す
タイミングチャート図である。
タイミングチャート図である。
【図１６】従来のデータ処理装置を示すブロック図であ
る。
る。
【図１７】従来のバスインターフェース回路４の論理回
路図である。
路図である。
【図１８】従来のバスインターフェース回路４の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
１３ アドレスラッチ １５ ＲＡＭ １６ ＲＯＭ １７ 専用ＩＣ １８ アドレスラッチ ３０ バスインターフェース回路 ４１ チップセレクト生成回路 ４２ バスインターフェース回路 ５５ バスインターフェース回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年３月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】請求項１乃至５に係るデ
ータ処理装置は、アドレス信号及びデータ信号を伝達す
るためのマルチプレクスバスを介して第１のチップ及び
第２のチップに接続されたデータ処理装置において、前
記第１のチップが前記マルチプレクスバスからアドレス
信号を取り込む期間を設定するための第１の制御信号が
入力され、該第１の制御信号に基づいて、第１のレベル
から第２のレベルに変化する時点が該第１の制御信号と
は異なる第２の制御信号を生成し、前記第１の制御信号
を前記第１のチップに出力し、前記第２の制御信号を前
記第２のチップに出力する制御信号生成回路を備えたこ
とを特徴とする。
ータ処理装置は、アドレス信号及びデータ信号を伝達す
るためのマルチプレクスバスを介して第１のチップ及び
第２のチップに接続されたデータ処理装置において、前
記第１のチップが前記マルチプレクスバスからアドレス
信号を取り込む期間を設定するための第１の制御信号が
入力され、該第１の制御信号に基づいて、第１のレベル
から第２のレベルに変化する時点が該第１の制御信号と
は異なる第２の制御信号を生成し、前記第１の制御信号
を前記第１のチップに出力し、前記第２の制御信号を前
記第２のチップに出力する制御信号生成回路を備えたこ
とを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】さらに、前記第１の制御信号及びアドレス
信号を生成する制御回路を備え、前記制御回路が前記第
２のチップをアクセスするバスサイクル期間中のみ、前
記第２の制御信号はアクティブな状態となることを特徴
とする。
信号を生成する制御回路を備え、前記制御回路が前記第
２のチップをアクセスするバスサイクル期間中のみ、前
記第２の制御信号はアクティブな状態となることを特徴
とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】さらに他には、前記第１の制御信号及びア
ドレス信号を生成する制御回路と、前記制御回路が書き
込み可能な選択ビットを備え、前記制御回路は、第２の
チップをアクセスするバスサイクル期間中前記選択ビッ
トに第１の状態を保持させ、前記制御信号生成回路は、
該選択ビットからの信号及び前記第１の制御信号に基づ
いて、前記第２の制御信号を生成することを特徴とす
る。
ドレス信号を生成する制御回路と、前記制御回路が書き
込み可能な選択ビットを備え、前記制御回路は、第２の
チップをアクセスするバスサイクル期間中前記選択ビッ
トに第１の状態を保持させ、前記制御信号生成回路は、
該選択ビットからの信号及び前記第１の制御信号に基づ
いて、前記第２の制御信号を生成することを特徴とす
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】さらに他には、前記制御信号生成回路は、
前記データ信号のバス幅をＮ（Ｎ：自然数）ビットと２
Ｎビットとで切り換えるためのバス幅切換信号が入力さ
れ、該バス幅切換信号が２Ｎビットを示すと、前記第１
のチップの偶数アドレスにアクセスするための第３の制
御信号を第１の出力端子から出力させるか、あるいは、
前記第１のチップの奇数アドレスにアクセスするための
第４の制御信号を第２の端子から出力させ、該バス幅切
換信号がＮビットを示すと、前記第１の制御信号と前記
第２の制御信号をそれぞれ前記第１の端子か前記第２の
端子のどちらかから出力させることを特徴とする。
前記データ信号のバス幅をＮ（Ｎ：自然数）ビットと２
Ｎビットとで切り換えるためのバス幅切換信号が入力さ
れ、該バス幅切換信号が２Ｎビットを示すと、前記第１
のチップの偶数アドレスにアクセスするための第３の制
御信号を第１の出力端子から出力させるか、あるいは、
前記第１のチップの奇数アドレスにアクセスするための
第４の制御信号を第２の端子から出力させ、該バス幅切
換信号がＮビットを示すと、前記第１の制御信号と前記
第２の制御信号をそれぞれ前記第１の端子か前記第２の
端子のどちらかから出力させることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】さらに他には、前記第１の制御信号及びア
ドレス信号を生成する制御回路を備え、前記制御回路
は、バスアクセスサイクルの長短を制御する第５の制御
信号を出力し、前記制御信号生成回路は、前記制御回路
からの第５の制御信号を受け、該第５の制御信号がアク
ティブな状態であるときのみ、前記第２の制御信号をア
クティブな状態に設定することを特徴とする。
ドレス信号を生成する制御回路を備え、前記制御回路
は、バスアクセスサイクルの長短を制御する第５の制御
信号を出力し、前記制御信号生成回路は、前記制御回路
からの第５の制御信号を受け、該第５の制御信号がアク
ティブな状態であるときのみ、前記第２の制御信号をア
クティブな状態に設定することを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】本発明におけるデータ処理装置は、アドレ
ス信号及びデータ信号を伝達するためのマルチプレクス
バスを介して第１のチップ及び第２のチップに接続され
たデータ処理装置において、前記第１のチップが前記マ
ルチプレクスバスからアドレス信号を取り込む期間を設
定するための第１の制御信号が入力され、該第１の制御
信号に基づいて、第１のレベルから第２のレベルに変化
する時点が該第１の制御信号とは異なる第２の制御信号
を生成し、前記第１の制御信号を前記第１のチップに出
力し、前記第２の制御信号を前記第２のチップに出力す
る制御信号生成回路を備えているので、第１のチップ、
第２のチップのそれぞれに見合った制御信号を設定する
ことができ、第１のチップと第２のチップとでアドレス
信号のデコード速度が異なる場合に、高速にアクセスで
きるチップのアクセス速度を犠牲にしたり、クロック周
波数を遅くしたりする必要もなく、システム全体の高速
化が図れる。
ス信号及びデータ信号を伝達するためのマルチプレクス
バスを介して第１のチップ及び第２のチップに接続され
たデータ処理装置において、前記第１のチップが前記マ
ルチプレクスバスからアドレス信号を取り込む期間を設
定するための第１の制御信号が入力され、該第１の制御
信号に基づいて、第１のレベルから第２のレベルに変化
する時点が該第１の制御信号とは異なる第２の制御信号
を生成し、前記第１の制御信号を前記第１のチップに出
力し、前記第２の制御信号を前記第２のチップに出力す
る制御信号生成回路を備えているので、第１のチップ、
第２のチップのそれぞれに見合った制御信号を設定する
ことができ、第１のチップと第２のチップとでアドレス
信号のデコード速度が異なる場合に、高速にアクセスで
きるチップのアクセス速度を犠牲にしたり、クロック周
波数を遅くしたりする必要もなく、システム全体の高速
化が図れる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】削除
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 マイクロコンピュータ
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
（以下マイコンと称す）に関し、特に、外付けメモリ等
を接続するための外部バスを有するマイクロコンピュー
タに関する。
（以下マイコンと称す）に関し、特に、外付けメモリ等
を接続するための外部バスを有するマイクロコンピュー
タに関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】マイコン外部にアドレス／データバスや
リード／ライト信号等の制御信号を出力ないし入力し、
ＲＯＭ、ＲＡＭ等のメモリ、ゲートアレイ、専用ＩＣを
接続することが可能なマイコンにおいて、通常、マイコ
ンの端子数の制約からアドレスとデータを同一端子に割
り付け、時分割で入出力する方法（マルチプレクスバス
方式）が採られている。このため、チップ外部でアドレ
スとデータを分離する必要があり、マイコンがアドレス
出力期間に“Ｈ”となるアドレスラッチイネーブル信号
を出力してこの信号を用いてアドレスをラッチさせるこ
とによりアドレスをデータから分離することが行われ
る。
リード／ライト信号等の制御信号を出力ないし入力し、
ＲＯＭ、ＲＡＭ等のメモリ、ゲートアレイ、専用ＩＣを
接続することが可能なマイコンにおいて、通常、マイコ
ンの端子数の制約からアドレスとデータを同一端子に割
り付け、時分割で入出力する方法（マルチプレクスバス
方式）が採られている。このため、チップ外部でアドレ
スとデータを分離する必要があり、マイコンがアドレス
出力期間に“Ｈ”となるアドレスラッチイネーブル信号
を出力してこの信号を用いてアドレスをラッチさせるこ
とによりアドレスをデータから分離することが行われ
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図１６は、以上のようなマルチプレクスバ
ス方式のマイコンと外部素子との接続関係を示すブロッ
ク図である。図において、１はマイコン本体、２はＣＰ
Ｕ、３はマイコン１に内蔵されたＲＯＭ、ＲＡＭ等の内
部メモリ、タイマ、Ａ−Ｄ変換器等の周辺装置を総括し
た周辺装置、５、６、７はそれぞれマイコン１内の内部
データバス、内部アドレスバス、内部バス制御信号群、
４は内部バスと外部バスのバスインターフェース回路、
１１は外部アドレス／データバス、１２は外部バス制御
信号群、１３は外部アドレス／データバス１１からアド
レスをラッチするアドレスラッチ、１４はアドレスラッ
チ１３からアドレスを出力させるための外部アドレスバ
ス、１５、１６、１７はそれぞれ外付けのＲＯＭ、ＲＡ
Ｍ、専用ＩＣ、１８は専用ＩＣ１７内のアドレスラッチ
を示している。また、Ａはアドレスバス１４の状態、Ａ
ICは専用ＩＣ１７内のアドレスラッチ１８の出力状態を
示す。なお、以下の説明で、アドレスラッチ１３にアド
レスをラッチするタイミングを制御するためのアドレス
ラッチイネーブル信号ＡＬＥ、データの書き込みタイミ
ングを制御するための書き込み信号バーＷＲ、データの
読み出しタイミングを制御するための読み出し信号バー
ＲＤは、バス制御信号群７、１２に含まれるものとす
る。
ス方式のマイコンと外部素子との接続関係を示すブロッ
ク図である。図において、１はマイコン本体、２はＣＰ
Ｕ、３はマイコン１に内蔵されたＲＯＭ、ＲＡＭ等の内
部メモリ、タイマ、Ａ−Ｄ変換器等の周辺装置を総括し
た周辺装置、５、６、７はそれぞれマイコン１内の内部
データバス、内部アドレスバス、内部バス制御信号群、
４は内部バスと外部バスのバスインターフェース回路、
１１は外部アドレス／データバス、１２は外部バス制御
信号群、１３は外部アドレス／データバス１１からアド
レスをラッチするアドレスラッチ、１４はアドレスラッ
チ１３からアドレスを出力させるための外部アドレスバ
ス、１５、１６、１７はそれぞれ外付けのＲＯＭ、ＲＡ
Ｍ、専用ＩＣ、１８は専用ＩＣ１７内のアドレスラッチ
を示している。また、Ａはアドレスバス１４の状態、Ａ
ICは専用ＩＣ１７内のアドレスラッチ１８の出力状態を
示す。なお、以下の説明で、アドレスラッチ１３にアド
レスをラッチするタイミングを制御するためのアドレス
ラッチイネーブル信号ＡＬＥ、データの書き込みタイミ
ングを制御するための書き込み信号バーＷＲ、データの
読み出しタイミングを制御するための読み出し信号バー
ＲＤは、バス制御信号群７、１２に含まれるものとす
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】図１７は図１６に示すバスインターフェー
ス回路４のうちのバス制御信号群に係る部分の論理回路
図である。図において、ＡＬＥｉｎｔ、バーＲＤｉｎ
ｔ、バーＷＲｉｎｔはそれぞれ内部アドレスラッチイネ
ーブル信号、内部書き込み信号、内部読み出し信号を示
し、ＡＬＥ、バーＲＤ、バーＷＲはそれぞれアドレスラ
ッチイネーブル信号、書き込み信号、読み出し信号を示
す。２０、２１、２２は出力バッファ、２３、２４、２
５は出力端子を示す。内部ラッチイネーブル信号ＡＬＥ
ｉｎｔ、内部書き込み信号バーＲＤｉｎｔ、内部読み出
し信号バーＷＲｉｎｔはそれぞれ、出力バッファ２０、
出力バッファ２１、出力バッファ２２を介して出力端子
２３、出力端子２４、出力端子２５からアドレスラッチ
イネーブル信号ＡＬＥ、書き込み信号バーＲＤ、読み出
し信号バーＷＲとして出力される。
ス回路４のうちのバス制御信号群に係る部分の論理回路
図である。図において、ＡＬＥｉｎｔ、バーＲＤｉｎ
ｔ、バーＷＲｉｎｔはそれぞれ内部アドレスラッチイネ
ーブル信号、内部書き込み信号、内部読み出し信号を示
し、ＡＬＥ、バーＲＤ、バーＷＲはそれぞれアドレスラ
ッチイネーブル信号、書き込み信号、読み出し信号を示
す。２０、２１、２２は出力バッファ、２３、２４、２
５は出力端子を示す。内部ラッチイネーブル信号ＡＬＥ
ｉｎｔ、内部書き込み信号バーＲＤｉｎｔ、内部読み出
し信号バーＷＲｉｎｔはそれぞれ、出力バッファ２０、
出力バッファ２１、出力バッファ２２を介して出力端子
２３、出力端子２４、出力端子２５からアドレスラッチ
イネーブル信号ＡＬＥ、書き込み信号バーＲＤ、読み出
し信号バーＷＲとして出力される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】請求項１〜５に係るマイ
クロコンピュータは、上記のようにその構成が異なる２
種のアドレスラッチを用いる外部素子に対応して、信号
レベルが第２のレベルから第１のレベルに変化するタイ
ミングが異なる２本の書き込み信号をそれぞれ別々の出
力端子から出力するようにしている。
クロコンピュータは、上記のようにその構成が異なる２
種のアドレスラッチを用いる外部素子に対応して、信号
レベルが第２のレベルから第１のレベルに変化するタイ
ミングが異なる２本の書き込み信号をそれぞれ別々の出
力端子から出力するようにしている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】請求項２に係るマイクロコンピュータは、
上記２本の書き込み信号のうち、専用ＩＣに対応する１
本のみは、マイコンのＣＰＵがアクセスできるアドレス
空間の一部の特定領域に書き込みを行う場合にのみ信号
レベルが第２のレベルから第１のレベルに変化するよう
にしている。
上記２本の書き込み信号のうち、専用ＩＣに対応する１
本のみは、マイコンのＣＰＵがアクセスできるアドレス
空間の一部の特定領域に書き込みを行う場合にのみ信号
レベルが第２のレベルから第１のレベルに変化するよう
にしている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】請求項３に係るマイクロコンピュータは、
上記２本の書き込み信号のうち、専用ＩＣに対応する１
本のみは、マイコンのＣＰＵが書き込みできる選択ビッ
トの内容が特定の状態の場合にのみ信号レベルが第２の
レベルから第１のレベルに変化するようにしている。
上記２本の書き込み信号のうち、専用ＩＣに対応する１
本のみは、マイコンのＣＰＵが書き込みできる選択ビッ
トの内容が特定の状態の場合にのみ信号レベルが第２の
レベルから第１のレベルに変化するようにしている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】請求項４に係るマイクロコンピュータは、
外部バス幅８ビットまたは１６ビットに選択切り替え可
能であり、外部バス幅８ビットとした場合には、上記２
本の書き込み信号をそれぞれ別々の出力端子から出力
し、外部バス幅を１６ビットとした場合には、これらの
出力端子からそれぞれ偶数アドレス、奇数アドレスに対
応する書き込み信号を出力するようにしている。
外部バス幅８ビットまたは１６ビットに選択切り替え可
能であり、外部バス幅８ビットとした場合には、上記２
本の書き込み信号をそれぞれ別々の出力端子から出力
し、外部バス幅を１６ビットとした場合には、これらの
出力端子からそれぞれ偶数アドレス、奇数アドレスに対
応する書き込み信号を出力するようにしている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】請求項５に係るマイクロコンピュータは、
上記２本の書き込み信号のうち、専用ＩＣに対応する１
本のみは、延長したバスサイクルでの書き込み時にのみ
信号レベルが第２のレベルから第１のレベルに変化する
ようにしている。
上記２本の書き込み信号のうち、専用ＩＣに対応する１
本のみは、延長したバスサイクルでの書き込み時にのみ
信号レベルが第２のレベルから第１のレベルに変化する
ようにしている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【作用】本発明におけるマイクロコンピュータは、それ
ぞれの構成が異なる２種のアドレスラッチを用いる外部
素子群に対し適切な書き込みタイミングを得るために、
信号レベルが第２のレベルから第１のレベルに変化する
タイミングが互いに異なる２本の書き込み信号をそれぞ
れ別々の出力端子から出力するようにしている。
ぞれの構成が異なる２種のアドレスラッチを用いる外部
素子群に対し適切な書き込みタイミングを得るために、
信号レベルが第２のレベルから第１のレベルに変化する
タイミングが互いに異なる２本の書き込み信号をそれぞ
れ別々の出力端子から出力するようにしている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【実施例】 実施例１．以下、本発明の１実施例を図１に基づいて説
明する。図１は、本発明におけるバスインターフェース
回路のうちのバス制御信号群に係る部分を示す論理回路
図であり、符号３０で示す。バスインターフェース回路
３０を除く周辺回路は従来図１６とほぼ同一であるた
め、以下の説明では図１６を用いながらその説明を行
う。図１において、２０〜２５は従来図１７と同一ある
いは相当する部分を示す。バーφは反転クロック信号で
あり、内部クロック信号φの反転信号である。ＰＲＴｉ
ｎｔはバスインターフェース回路３０に入力されるポー
ト入力信号、ＰＲＴｉｎｔは出力端子３５から出力され
るポート出力信号、ＳＴはＮＯＲゲート３２出力の信号
がポート入力信号ＰＲＴｉｎｔかのどちらかを選択する
ための選択信号であり、ＣＰＵ２からの命令により設定
される制御レジスタ（図示せず）の状態により決定され
る。バーＳＷＲは外付けの専用ＩＣ１７のバーＷＲ信号
入力端に入力される書き込み信号である。３１は内部書
き込み信号バーＷＲｉｎｔをデータ入力、内部クロック
信号φの反転クロック信号バーφをクロック入力とする
Ｄフリップフロップ、３２はＤフリップフロップ３１の
出力の書き込み信号バーＷＲｉｎｔを入力とするＯＲゲ
ート、３３は選択信号ＳＴの状態によりＮＯＲゲート３
２出力の信号かポート出力信号ＰＲＴｉｎｔかのどちら
かを選択し出力するセレクタ、３４は出力バッファ、３
５は書き込み信号バーＳＷＲを出力させるための出力端
子である。出力端子３５は、従来はポート出力信号ＰＲ
Ｔｉｎｔを出力させるためのポート出力端子専用として
用いられていたものであり、新たに設けたものではな
い。また、本件発明においては、内部バス制御信号群７
中に選択信号ＳＴを含み、外部バス制御信号群１２中に
書き込み信号バーＳＷＲを含むものとする。
明する。図１は、本発明におけるバスインターフェース
回路のうちのバス制御信号群に係る部分を示す論理回路
図であり、符号３０で示す。バスインターフェース回路
３０を除く周辺回路は従来図１６とほぼ同一であるた
め、以下の説明では図１６を用いながらその説明を行
う。図１において、２０〜２５は従来図１７と同一ある
いは相当する部分を示す。バーφは反転クロック信号で
あり、内部クロック信号φの反転信号である。ＰＲＴｉ
ｎｔはバスインターフェース回路３０に入力されるポー
ト入力信号、ＰＲＴｉｎｔは出力端子３５から出力され
るポート出力信号、ＳＴはＮＯＲゲート３２出力の信号
がポート入力信号ＰＲＴｉｎｔかのどちらかを選択する
ための選択信号であり、ＣＰＵ２からの命令により設定
される制御レジスタ（図示せず）の状態により決定され
る。バーＳＷＲは外付けの専用ＩＣ１７のバーＷＲ信号
入力端に入力される書き込み信号である。３１は内部書
き込み信号バーＷＲｉｎｔをデータ入力、内部クロック
信号φの反転クロック信号バーφをクロック入力とする
Ｄフリップフロップ、３２はＤフリップフロップ３１の
出力の書き込み信号バーＷＲｉｎｔを入力とするＯＲゲ
ート、３３は選択信号ＳＴの状態によりＮＯＲゲート３
２出力の信号かポート出力信号ＰＲＴｉｎｔかのどちら
かを選択し出力するセレクタ、３４は出力バッファ、３
５は書き込み信号バーＳＷＲを出力させるための出力端
子である。出力端子３５は、従来はポート出力信号ＰＲ
Ｔｉｎｔを出力させるためのポート出力端子専用として
用いられていたものであり、新たに設けたものではな
い。また、本件発明においては、内部バス制御信号群７
中に選択信号ＳＴを含み、外部バス制御信号群１２中に
書き込み信号バーＳＷＲを含むものとする。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】実施例２．図３は、本発明の第２実施例に
よるマイコンと外部素子との接続関係を示す図である。
図において、２、３、５〜７、１１〜１８は従来図１６
と同一あるいは相当する部分を示す。４０はマイコン本
体、４１はチップセレクト生成回路であり、内部アドレ
スバスから伝達されるアドレスをデコードし、そのデコ
ード結果に基づいて複数のチップセレクト信号出力のう
ちの１本を“Ｌ”レベルとして出力する機能を有する。
ここでは図面上、外付け素子がＲＯＭ１５、ＲＡＭ１
６、専用ＩＣ１７の３つで構成されているため、それぞ
れを選択するためのチップセレクト信号を順に、バーＣ
Ｓ０、バーＣＳ１、バーＣＳ２とする。１４２はバスイ
ンターフェース回路であり、データ、アドレス、バス制
御信号に加えて専用ＩＣ１７を選択するためのチップセ
レクト信号バーＣＳ２が入力されている。また、バスイ
ンターフェース回路１４２から外部バス制御信号群１２
中に出力される信号には専用ＩＣ１７のバーＷＲ信号入
力端に入力される書き込み信号バーＳＷＲ（後記述）を
含むものとする。
よるマイコンと外部素子との接続関係を示す図である。
図において、２、３、５〜７、１１〜１８は従来図１６
と同一あるいは相当する部分を示す。４０はマイコン本
体、４１はチップセレクト生成回路であり、内部アドレ
スバスから伝達されるアドレスをデコードし、そのデコ
ード結果に基づいて複数のチップセレクト信号出力のう
ちの１本を“Ｌ”レベルとして出力する機能を有する。
ここでは図面上、外付け素子がＲＯＭ１５、ＲＡＭ１
６、専用ＩＣ１７の３つで構成されているため、それぞ
れを選択するためのチップセレクト信号を順に、バーＣ
Ｓ０、バーＣＳ１、バーＣＳ２とする。１４２はバスイ
ンターフェース回路であり、データ、アドレス、バス制
御信号に加えて専用ＩＣ１７を選択するためのチップセ
レクト信号バーＣＳ２が入力されている。また、バスイ
ンターフェース回路１４２から外部バス制御信号群１２
中に出力される信号には専用ＩＣ１７のバーＷＲ信号入
力端に入力される書き込み信号バーＳＷＲ（後記述）を
含むものとする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】図４は、図３におけるマイコン４０内部の
バスインターフェース回路１４２のうちのバス制御信号
群に係る部分の論理回路図を示す。図において、２０〜
２５、３２、３４、３５は実施例図１と同一あるいは相
当する部分を示す。４３は内部書き込み信号バーＷＲｉ
ｎｔをデータ入力、反転クロック信号バーφをクロック
入力、内部チップセレクト信号バーＣＳ２ｉｎｔをセッ
ト入力とするＤフリップフロップである。また、実施例
１と同様、書き込み信号バーＷＲは高速メモリであるＲ
ＯＭ１５、ＲＡＭ１６のバーＷＲ信号入力端に入力さ
れ、書き込み信号バーＳＷＲは専用ＩＣ１７のバーＷＲ
信号入力端に入力される。
バスインターフェース回路１４２のうちのバス制御信号
群に係る部分の論理回路図を示す。図において、２０〜
２５、３２、３４、３５は実施例図１と同一あるいは相
当する部分を示す。４３は内部書き込み信号バーＷＲｉ
ｎｔをデータ入力、反転クロック信号バーφをクロック
入力、内部チップセレクト信号バーＣＳ２ｉｎｔをセッ
ト入力とするＤフリップフロップである。また、実施例
１と同様、書き込み信号バーＷＲは高速メモリであるＲ
ＯＭ１５、ＲＡＭ１６のバーＷＲ信号入力端に入力さ
れ、書き込み信号バーＳＷＲは専用ＩＣ１７のバーＷＲ
信号入力端に入力される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】なお、上記実施例では、書き込み信号バー
ＷＲは内部チップセレクト信号ＣＳ２ｉｎｔが“Ｈ”レ
ベルの時にも“Ｌ”レベル出力可としているが、図６に
示すように、出力バッファ２２の前のＯＲゲート３２の
ようなＯＲゲート３２’を挿入し、その一方の入力端子
にチップセレクト信号バーＣＳ２ｉｎｔの反転信号を入
力することにより、チップセレクト信号バーＣＳ２ｉｎ
ｔが“Ｌ”レベルの時には、書き込み信号バーＷＲを出
力しないようにすることもできる。また、チップ内で、
チップセレクト信号バーＣＳ２ｉｎｔに相当するような
信号を生成さえしていれば、チップセレクト信号出力端
子を持たないマイコンへも適用できる。
ＷＲは内部チップセレクト信号ＣＳ２ｉｎｔが“Ｈ”レ
ベルの時にも“Ｌ”レベル出力可としているが、図６に
示すように、出力バッファ２２の前のＯＲゲート３２の
ようなＯＲゲート３２’を挿入し、その一方の入力端子
にチップセレクト信号バーＣＳ２ｉｎｔの反転信号を入
力することにより、チップセレクト信号バーＣＳ２ｉｎ
ｔが“Ｌ”レベルの時には、書き込み信号バーＷＲを出
力しないようにすることもできる。また、チップ内で、
チップセレクト信号バーＣＳ２ｉｎｔに相当するような
信号を生成さえしていれば、チップセレクト信号出力端
子を持たないマイコンへも適用できる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】ＣＰＵ２において、専用ＩＣ１７をアクセ
スする直前にレジスタビット５０に“０”を書き込むよ
うに命令を設定しておけば、制御信号Ｓは“Ｌ”レベル
になりＤフリップフロップ４３は動作するので、書き込
み信号バーＳＷＲを出力させることが可能となる。ま
た、専用ＩＣ１７のアクセス終了後、レジスタビット５
０に“１”を書き込むように命令を設定しておけば、制
御信号Ｓは“Ｈ”レベルになりＤフリップフロップ４３
はセット状態に固定されるので、書き込み信号バーＳＷ
Ｒも“Ｈ”レベルに固定される。
スする直前にレジスタビット５０に“０”を書き込むよ
うに命令を設定しておけば、制御信号Ｓは“Ｌ”レベル
になりＤフリップフロップ４３は動作するので、書き込
み信号バーＳＷＲを出力させることが可能となる。ま
た、専用ＩＣ１７のアクセス終了後、レジスタビット５
０に“１”を書き込むように命令を設定しておけば、制
御信号Ｓは“Ｈ”レベルになりＤフリップフロップ４３
はセット状態に固定されるので、書き込み信号バーＳＷ
Ｒも“Ｈ”レベルに固定される。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】実施例４．チップ内のデータバス幅が１６
ビットであり、１６ビット幅のデータを処理できるいわ
ゆる１６ビットマイコンの中には、その外部バス幅を１
６ビットとするか８ビットとするかを選択できるものが
ある。バス幅を１６ビットとすると８ビットのバス幅に
比べて２倍の高速化が図れる。通常、１６ビットのデー
タを扱う場合にも、８ビットのデータがパラレルに存在
するようにアドレスが割り付けられる。すなわち、下位
０〜７ビットの１バイトは偶数アドレスに、上位８〜１
５ビットの１バイトは奇数アドレスに割り付けられる構
成になっている。一方、外部バス幅を１６ビットとした
場合にも、通常、外付けメモリはバス幅８ビットである
ため、下位８ビットと上位８ビットに別々のメモリを接
続して１６ビット幅として使用する。この場合、ＲＡＭ
への書き込み信号バーＷＲを１本とすると、例えば、下
位８ビットの方のＲＡＭにも不定データが書き込まれて
しまう。このため、外部バス幅を１６ビットとする場合
には、書き込み信号バーＷＲの出力を偶数アドレス側と
奇数アドレス側とで分けることがなされている。ここで
は、前者信号をバーＬＷＲ、後者信号をバーＨＷＲとす
る。それぞれの信号は、偶数アドレス、奇数アドレスの
書き込み時に“Ｌ”レベルとなる。当然、バーＬＷＲ、
バーＨＷＲは、それぞれ下位０〜７ビット対応のＲＡ
Ｍ、上位８〜１５ビット対応のＲＡＭの書き込み信号バ
ーＷＲ入力端子に接続される。
ビットであり、１６ビット幅のデータを処理できるいわ
ゆる１６ビットマイコンの中には、その外部バス幅を１
６ビットとするか８ビットとするかを選択できるものが
ある。バス幅を１６ビットとすると８ビットのバス幅に
比べて２倍の高速化が図れる。通常、１６ビットのデー
タを扱う場合にも、８ビットのデータがパラレルに存在
するようにアドレスが割り付けられる。すなわち、下位
０〜７ビットの１バイトは偶数アドレスに、上位８〜１
５ビットの１バイトは奇数アドレスに割り付けられる構
成になっている。一方、外部バス幅を１６ビットとした
場合にも、通常、外付けメモリはバス幅８ビットである
ため、下位８ビットと上位８ビットに別々のメモリを接
続して１６ビット幅として使用する。この場合、ＲＡＭ
への書き込み信号バーＷＲを１本とすると、例えば、下
位８ビットの方のＲＡＭにも不定データが書き込まれて
しまう。このため、外部バス幅を１６ビットとする場合
には、書き込み信号バーＷＲの出力を偶数アドレス側と
奇数アドレス側とで分けることがなされている。ここで
は、前者信号をバーＬＷＲ、後者信号をバーＨＷＲとす
る。それぞれの信号は、偶数アドレス、奇数アドレスの
書き込み時に“Ｌ”レベルとなる。当然、バーＬＷＲ、
バーＨＷＲは、それぞれ下位０〜７ビット対応のＲＡ
Ｍ、上位８〜１５ビット対応のＲＡＭの書き込み信号バ
ーＷＲ入力端子に接続される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】さて、このマイコンを外部バス幅を８ビッ
トとして使う場合には、書き込み信号バーＷＲは１本で
よい。また、外付けの専用ＩＣは、端子数の制約とアク
セス量が少ないという理由からバス幅８ビットで構成さ
れている。したがって、図１０に示すように、外部バス
幅が８ビットの時は書き込み信号バーＷＲとバーＳＷＲ
を、１６ビットの時は書き込み信号バーＬＷＲとバーＨ
ＷＲを選択出力すれば、端子をむだなく使用できるメリ
ットがある。図１１は外部バス幅が８ビットの場合のマ
イコンと外部素子との接続関係を、図１２は外部バス幅
が１６ビットの場合のマイコンと外部素子との接続関係
を示す。
トとして使う場合には、書き込み信号バーＷＲは１本で
よい。また、外付けの専用ＩＣは、端子数の制約とアク
セス量が少ないという理由からバス幅８ビットで構成さ
れている。したがって、図１０に示すように、外部バス
幅が８ビットの時は書き込み信号バーＷＲとバーＳＷＲ
を、１６ビットの時は書き込み信号バーＬＷＲとバーＨ
ＷＲを選択出力すれば、端子をむだなく使用できるメリ
ットがある。図１１は外部バス幅が８ビットの場合のマ
イコンと外部素子との接続関係を、図１２は外部バス幅
が１６ビットの場合のマイコンと外部素子との接続関係
を示す。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】実施例５．図１３は本発明の第５実施例に
よるバスインターフェース回路であり、符号５５で示
す。回路構成上は、実施例２の図４に示すものとほぼ同
一であるが、専用ＩＣの書き込み信号バーＷＲ入力端子
に入力される書き込み信号バーＳＷＲの生成タイミング
が実施例２と異なるので、異なる部分について詳述す
る。図１３において、ＷＡＩＴはＣＰＵで生成される制
御信号であり、ＣＰＵがバスサイクルを延長する時に出
力する。バスインターフェース回路５５を除く周辺回路
は従来図１６とほぼ同一であるため、図１６を用いなが
ら説明を行う。
よるバスインターフェース回路であり、符号５５で示
す。回路構成上は、実施例２の図４に示すものとほぼ同
一であるが、専用ＩＣの書き込み信号バーＷＲ入力端子
に入力される書き込み信号バーＳＷＲの生成タイミング
が実施例２と異なるので、異なる部分について詳述す
る。図１３において、ＷＡＩＴはＣＰＵで生成される制
御信号であり、ＣＰＵがバスサイクルを延長する時に出
力する。バスインターフェース回路５５を除く周辺回路
は従来図１６とほぼ同一であるため、図１６を用いなが
ら説明を行う。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】次に、バスインターフェース回路５５の動
作について、図１４を示すバスインターフェース回路５
５のタイミングチャート図を用いて説明する。外部バス
を持ち、外部の各種素子をそのバスに接続できるマイコ
ンは、通常、内部資源と外部資源とでそのアクセス速度
が異なるため、外部資源のようにアクセス時間が長い素
子をアクセスする場合は、ＷＡＩＴ信号を“Ｈ”レベル
にすることによりバスアクセスサイクルを長く設定して
いる。一方、内蔵のＲＯＭ、ＲＡＭ等の内部資源のよう
にアクセス時間が短い素子をアクセスする場合は、バス
アクセス時間を長くする必要がないため、ＷＡＩＴ信号
を“Ｌ”レベルにし、バスアクセスサイクルが長くなら
ないように設定している。つまり、ＷＡＩＴ信号が
“Ｌ”レベルである前半のバスサイクルは内部資源をア
クセスするためのサイクルなので、内部クロック信号φ
の２サイクルで終了し、ＷＡＩＴ信号が“Ｈ”レベルで
ある後半のバスサイクルは外部資源をアクセスするため
のサイクルなので、内部クロック信号φの３サイクルを
取っている。
作について、図１４を示すバスインターフェース回路５
５のタイミングチャート図を用いて説明する。外部バス
を持ち、外部の各種素子をそのバスに接続できるマイコ
ンは、通常、内部資源と外部資源とでそのアクセス速度
が異なるため、外部資源のようにアクセス時間が長い素
子をアクセスする場合は、ＷＡＩＴ信号を“Ｈ”レベル
にすることによりバスアクセスサイクルを長く設定して
いる。一方、内蔵のＲＯＭ、ＲＡＭ等の内部資源のよう
にアクセス時間が短い素子をアクセスする場合は、バス
アクセス時間を長くする必要がないため、ＷＡＩＴ信号
を“Ｌ”レベルにし、バスアクセスサイクルが長くなら
ないように設定している。つまり、ＷＡＩＴ信号が
“Ｌ”レベルである前半のバスサイクルは内部資源をア
クセスするためのサイクルなので、内部クロック信号φ
の２サイクルで終了し、ＷＡＩＴ信号が“Ｈ”レベルで
ある後半のバスサイクルは外部資源をアクセスするため
のサイクルなので、内部クロック信号φの３サイクルを
取っている。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】本発明におけるマイクロコンピュータは、
それぞれの構成が異なる２種のアドレスラッチを用いる
外部素子群に対応して、信号レベルが第２のレベルから
第１のレベルに変化するタイミングが互いに異なる２本
の書き込み信号をそれぞれ別々の出力端子から出力する
ようにしているために、これら２つの外部素子群のそれ
ぞれに適切な書き込みタイミングを実現できる書き込み
信号を供給できる。
それぞれの構成が異なる２種のアドレスラッチを用いる
外部素子群に対応して、信号レベルが第２のレベルから
第１のレベルに変化するタイミングが互いに異なる２本
の書き込み信号をそれぞれ別々の出力端子から出力する
ようにしているために、これら２つの外部素子群のそれ
ぞれに適切な書き込みタイミングを実現できる書き込み
信号を供給できる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】よって、上記２つの外部素子群で、アドレ
ス信号のデコード速度が異なる場合に、高速にアクセス
できるチップのアクセス速度を犠牲にしたり、クロック
周波数を遅くしたりする必要もなく、システム全体の高
速化が図れる。
ス信号のデコード速度が異なる場合に、高速にアクセス
できるチップのアクセス速度を犠牲にしたり、クロック
周波数を遅くしたりする必要もなく、システム全体の高
速化が図れる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】前記マルチプレクスバスに入力されるアド
レス信号及びデータ信号において、第１のバスアクセス
サイクルと前記第１のバスアクセスサイクルよりも長い
第２のバスアクセスサイクルが存在するとき、上記２本
の書き込み信号のうちの１本は、前記第１のバスアクセ
スサイクル中は第１のレベルを保持するので、長いバス
アクセスサイクル中にアクセス速度の遅いチップをアク
セスでき、短いバスアクセスサイクル中で誤動作が生じ
たり、消費電力が増大したりするのを防止できる。
レス信号及びデータ信号において、第１のバスアクセス
サイクルと前記第１のバスアクセスサイクルよりも長い
第２のバスアクセスサイクルが存在するとき、上記２本
の書き込み信号のうちの１本は、前記第１のバスアクセ
スサイクル中は第１のレベルを保持するので、長いバス
アクセスサイクル中にアクセス速度の遅いチップをアク
セスでき、短いバスアクセスサイクル中で誤動作が生じ
たり、消費電力が増大したりするのを防止できる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】また、上記第１および第２の書き込み信号
のうちの少なくとも１本は、上記マイクロコンピュータ
のＣＰＵがアクセス可能が全アドレス空間の一部の特定
領域に書き込む場合にのみ、第１のレベルとなるので、
無駄な信号変化による消費電力が増大するのを防止でき
る。
のうちの少なくとも１本は、上記マイクロコンピュータ
のＣＰＵがアクセス可能が全アドレス空間の一部の特定
領域に書き込む場合にのみ、第１のレベルとなるので、
無駄な信号変化による消費電力が増大するのを防止でき
る。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】本発明の第２実施例によるマイコンと外部素子
との接続関係を示すブロック図である。
との接続関係を示すブロック図である。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】本発明の第４実施例による８ビット幅のマイ
コンと外部素子との接続関係を示すブロック図である。
コンと外部素子との接続関係を示すブロック図である。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】本発明の第４の実施例による１６ビット幅の
マイコンと外部素子との接続関係を示すブロック図であ
る。
マイコンと外部素子との接続関係を示すブロック図であ
る。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】従来のバスインターフェース回路４のうちの
バス制御信号群に係る部分の論理回路図である。
バス制御信号群に係る部分の論理回路図である。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】従来のバスインターフェース回路４のうちバ
ス制御信号群に係る部分の動作を示すタイミングチャー
ト図である。
ス制御信号群に係る部分の動作を示すタイミングチャー
ト図である。
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正３４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正３５】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正３６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正３７】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正３８】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正３９】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正４０】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
Claims (5)
- 【請求項１】 アドレス信号及びデータ信号を伝達する
ためのマルチプレクスバスと、 前記マルチプレクスバスから前記アドレス信号を取り込
み、該アドレス信号の割り付けられた領域に対し、前記
データ信号の入出力を行う第１及び第２のチップと、 前記第１のチップが前記アドレス信号を確定するのに必
要な期間を設定するための第１の制御信号が入力され、
該第１の制御信号と前記第２のチップが前記アドレス信
号を確定するのに必要な期間を設定するための第２の制
御信号とを出力する制御信号生成回路とを備え、 前記第１のチップは前記第１の制御信号を受け、該第１
の制御信号が第１のレベルである期間に前記アドレス信
号をデコードし、前記第２のチップは前記第２の制御信
号を受け、該第２の制御信号が第１のレベルである期間
に前記アドレス信号をデコードすることを特徴とするデ
ータ処理装置。 - 【請求項２】 前記第１のチップは前記第２のチップよ
りも高速にアドレスをデコードし、前記第２の制御信号
は前記第１の制御信号よりも第１のレベルの期間が長い
ことを特徴とする請求項第１項記載のデータ処理装置。 - 【請求項３】 前記マルチプレクスバスに入力されるア
ドレス信号及びデータ信号において、第１のバスアクセ
スサイクルと前記第１のバスアクセスサイクルよりも長
い第２のバスアクセスサイクルが存在するとき、前記第
２の制御信号は前記第１のバスアクセスサイクル中は第
１のレベルを保持することを特徴とする請求項第２項記
載のデータ処理装置。 - 【請求項４】 前記第２の制御信号は、前記第１の制御
信号に基づいて生成されることを特徴とする請求項第１
項又は請求項第２項記載のデータ処理装置。 - 【請求項５】 前記第１の制御信号は前記アドレス信号
が前記第１のチップに割り付けられたアドレス信号であ
る場合にのみ、第１のレベルとなることを特徴とする請
求項第１項乃至第３項のいずれかに記載のデータ処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298087A JPH07152721A (ja) | 1993-11-29 | 1993-11-29 | マイクロコンピュータ |
| US08/351,000 US5588124A (en) | 1993-11-29 | 1994-11-29 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298087A JPH07152721A (ja) | 1993-11-29 | 1993-11-29 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07152721A true JPH07152721A (ja) | 1995-06-16 |
Family
ID=17854997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US5255374A (en) * | 1992-01-02 | 1993-10-19 | International Business Machines Corporation | Bus interface logic for computer system having dual bus architecture |
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1994
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| US6233499B1 (en) | 1997-08-29 | 2001-05-15 | Sanyo Electric Co., Ltd. | Method and apparatus for designing molds using 3-dimensional CAD system |
Also Published As
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| US5588124A (en) | 1996-12-24 |
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