JPS60263246A - メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １４九１ この発明は、データ形式の異なる複数のコンピュータで
同一のメモリが共有されるメモリ・システムに関する。

髪敦皮４ 従来、マイクロコンピュータやパーソナルコンピュータ
のメモリ・システムとして、データ形式の異なる複数の
マイクロコンピュータ（ＣＰＵ）で同一のメモリが共有
されるメモリ・システムが使用される場合がある。

この場合、例えば２個のＣＰＵで１個のメモリを共有し
たとき、一方のＣＰＵで書込んだデータを他方のＣＰＵ
で読出してそのまま使用することはできない。

そこで、従来は各ＣＰＵからメモリに対する又はメモリ
からＣＰＵに対するデータの変換をブロクラム処理で行
ない、例えばメモリからレジスタへ転送された時にレジ
スタ内でデータの入換えを行なうようにしている。

しかしながら、このようにしてデータ変換を行なうので
は、処理時間がかかり高速処理ができないと共に、プロ
グラムが複雑になるという不都合がある。

■一度 この発明は上記の点に鑑みてなされたものであり、上述
のようなメモリ・システムを使用する場合の処理の高速
化を図ると共に、ブロクラムの簡素化を図ることを目的
とする。

豊−戒 以下、この発明の構成を一実施例に基づいて説明する。

第１図は、この発明を実施したメモリ・システムの一例
を示すブロック図である。

このメモリ・システムにおいては、複数（２個）のｃｐ
ｔｒｌ及びＣＰＵ２によって１個のメモリ３を共有して
いる。

そして、これ等のＣＰＵＩ及びＣＰＵ２のデータ形式は
、第２図に示すように、１バイトデータについては同じ
であるが、２バイトデータについては上位データと下位
データが逆である。

また、これ等のＣＰＵ１とＣＰＵ２とは、直接又はイン
バータ４を介して入力されるＣＰＵ選択信号Ｓ　ｃｐｕ
によっていずれか一方が選択される。

なお、ここでは、ＣＰＵ選択信号Ｓ　ｃｐｕが「０」の
ときにＣＰＵＩが選択され、ＣＰＵ選択信号Ｓ　ｃｐｕ
が「１」のときにＣＰＵ２が選択されるものとする。

一方、メモリ３は、各番地（アドレスフの内の奇数番地
からなる奇数番地ブロック（以下［メモリＭＯＪと称す
）と、偶数番地からなる偶数番地ブロック（以下［メモ
リＭＩＪ　と称す）との複数（２個）のブロックに分割
している。

データ書込み／読出し制御回路５は、メモリ乙の各メモ
リＭＯ，Ｍｌに対するデータの書込みを制御するデータ
書込み制御手段を兼ねた回路であり、メモリ制御回路６
と、アドレス制御回路７と、アドレスレジスタ８と、デ
ータ制御回路９と、データレジスタ１０と等からなる。

このデータ書込み／続出し制御回路５は、ＣＰＵ選択信
号Ｓ　ｃｐｕと、ＣＰＵＩ、２からの各アドレスデータ
ＡｎであるアドレスデータＡＯＣと、同じくアドレスデ
ータＡ１〜Ａ１６であるアドレスデータＡＯＡと、読出
し及び書込みのいずれかを示す読出し／書込みデータＲ
／Ｗとを入力すると共に、ｃｐｕｌ、２との間でデータ
ＤＯＯの送受をする。

メモリ制御回路６は、ＣＰＵ選択信号５ｃｐｕ　。

読出し／書込みデータＲ／Ｗ及びアドレスデータＡＯＣ
（Ａｏ　）とに基づいて、データ形式の変更の要否や書
込みデータが第１バイト／第２バイトのいずれか及び前
回の書込みアドレスが奇数／偶数のいずれかの判定等を
行なう。

そして、メモリ制御回路６は、これ等の結果に応じてメ
モリ乙のメモリＭＯ，Ｍｌを活性化状態にするメモリ選
択信号ＭＳＯ，ＭＳＩを出力すると共に、アドレス制御
回路７及びデータ制御回路９に対して判定結果に応じた
信号を出力する。

なお、このメモリ制御回路６におけるデータ形式の変更
の要否の判定は、ＣＰＵ選択信号Ｓ　ｅｐｕに基づいて
いずれのＣＰＵが選択されているか、及び読出し／書込
みデータＲ／Ｗに基づいてデータの読出し／書込みのい
ずれであるかを判定することによって行なう。

また、第１バイトか第２バイトかの判定は、読出し／書
込みデータＲ／Ｗに基づいて、データライト（書込み）
の立上りでリセットされるフリップフロップ回路等によ
って行なう。

さらに、前回の書込みアドレスが奇数アドレスか偶数ア
ドレスかの判定は、ＣＰＵ１．ＣＰＵ２からのアドレス
データＡ　Ｏ”　Ａ　Ｉ６の内の最下位ビットＡ、が［
０」であれば偶数、す」であれば奇数であるので、その
最下位ビットＡｏであるアドレスデータＡＯＣに基づい
て行なう。

アドレス制御回路７は、メモリ制御回路６からの信号に
応じてＣＰＵ１，２からのアドレスデータＡＯＡ及びア
ドレスレジスタ８に記憶したアドレスデータＡＲを、メ
モリ乙の各メモリＭＯ，Ｍ■にアドレスデータＡｌｌ、
Ａ１２として出力する。

アドレスレジスタ８には、書込み時のアドレスデータＡ
ＯＡが記憶される。

データ制御回路Ｓは、メモリ制御回路６からの信号に応
じてＣＰＵＩ、２からの書込みデータＤ００及びデータ
レジスタ１０に記憶しているデータＤＲを、メモリ乙の
各メモリＭＯ，ＭｌにデータＤｌｌ、ＤＩ２として出力
すると共に、メモリ乙の各メモリＭＯ，Ｍｌからの各デ
ータＤ１１゜Ｄ１２をデ゛−夕ＤＯＯとしてＣＰＵＩ、
２に送出する。

データレジスタ１０には、書込み時のデータＤ００が記
憶される。

次に、このように構成したこの実施例の作用について第
３図をも参照して説明する。

まず、ｃｐｕ２のデータ形式を基準として、ＣＰＵ１が
メモリ３に書込んだデータをＣＰＵ２が使用するものと
し、ＣＰＵ２がメモリ３に書込んだデータはＣＰＵＩが
使用しないものとする。

この場合には、ＣＰＵ２によってメモリ乙にデータを書
込むときあるいはＣＰＵ２によってメモリ３からデータ
を読出すときには、データ形式を変更する必要がない。

また、ＣＰＵＩによってメモリ６からデータを読出すと
きにも、上述のようにＣＰＵＩは自己が書込んだデータ
のみを使用するのでデータ形式を変更する必要がない。

そこで、データ書込み／続出し制御回路５のメモリ制御
回路６は、ＣＰＵ選択信号Ｓ　ｃｐｕを判別して、ＣＰ
Ｕ選択信号Ｓ　ｃｐｕが［０」でないとき、すなわちＣ
ＰＵ２が選択されているときには、メモリ制御回路７及
びデータ制御回路Ｓに対してデータ形式の変更を行なわ
ないことを示す信号を出力する。

なお、この場合アドレス制御回路７及びデータ制御回路
Ｓ自体がＣＰＵ選択信号Ｓ　ｃｐｕに基づいて判定して
もよい。

それによって、このときには、アドレス制御回路７は、
ＣＰＵ２から転送されたアドレスデータＡＯＡ　（Ａ□
〜Ａ、５）を、そのままアドレスデータＡｌｌとしてメ
モリＭＯに出力する［Ａ１１＝ＡＯＡＩと共に、アドレ
スデータＡ１２としてメモリＭ１に出力する［Ａ　１２
　＝ＡＯＡ］。

また、このとき、データ書込みであれば、データ制御回
路Ｓは、ｃｐｕ２がら転送されたデータＤ００をデ゛−
夕ＤｌｌとしてメモリＭＯに゛送出し、またデータＤＯ
ＯをデータＤ１２としてメモリＭｌに送出する。

一方、メモリ制御回路６は、ＣＰＵ’２がら転送された
アドレスデータＡＯＣ（Ａｏ　）を判別して。

ＡＯＣ＝　ｒｌＪ　（奇数番地）であれば選択信号ＭＳ
Ｏを出力してメモリＭＯを活性化し、またＡＯＣ＝ｒｌ
Ｊでなければ選択信号Ｍｓ１を出力してメモリＭ１を活
性化する。

それによって、データ読出し時には、メモリ乙の活性化
されたメモリＭＯ又はメモリＭ１のアドレスデータＡＯ
Ａで示されるアドレスに格納されたデータがデータＤｌ
ｌ又はデータＤ１２としてデータ制御回路９に送出され
、このデータがデータＤ００としてＣＰＵ２に転送され
る。

また、データ書込み時には、メモリ３の活性化されたメ
モリＭＯ又はメモリＭ１のアドレスデータＡＯＡで示さ
れるアドレスにｃｐｕ２がら転送されたデータが書込ま
れる。

これに対して、ＣＰＵ選択信号Ｓ　ｃｐｕが［０」のと
き、すなわちｃｒｔｒｌが選択されているときには、メ
モリ制御回路６は読出し／書込みデータＲ／Ｗを判別す
る。

このとき、読出し／書込みデータＲ／ＷがｒＷＪでない
とき、すなわちＣＰＵ１によるメモリ３からのデータ読
出しサイクルのときには、前述したと同様にメモリ制御
回路７及びデータ制御回路９に対してデータ形式の変更
を行なわないことを示す信号を出力する。

それによって、ＣＰＵ１からのアドレスデータＡＯＡが
アドレスデータＡｌｌ及びアドレスデータＡ１２として
メモリ３に出力され［Ａ１１＝ＡＯＡ、Ａ１２＝ＡＯＡ
］　、７ドＬ／ＸデータＡＯＣに応じてメモ°すＭＯ又
はメモリＭ１が活性化されて、アドレスデータＡＯＡに
対応するアドレスのデータがＣＰＵ１に転送される。

これに対して、ＣＰＵ１によってメモリ３番巳データを
書込むときには、前述したようにＣＰＵｌとＣＰＵ２と
では、１バイトテータについては同じであるが、２バイ
トテータについてはデータ形式が異なる（第２図参照）
ため、２バイトデータについてはデータ形式を一致させ
る必要がある。

そこで、ＣＰＵ選択信号Ｓ　ｃｐｕがｒＯＪで、読出し
／書込みデータＲ／ＷがｒＷＪのとき、すなわちＣＰＵ
１によってメモリ乙にデータを書込むときには、メモリ
制御回路６は第１バイトか否かを示すフラグＲＣＷが１
０」か否かをチェックして書込みデータが第１バイトか
否かを判別する。

このとき、フラグＲＷＣが「０」、すなわち書込みデー
タが第１バイトのデータであれは、データ形式の変更を
行なわない旨を示す信号をアドレス制御回路７及びデー
タ制御回路Ｓに出力する。

それによって、アドレス制御回路７は、ＣＰＵ１から転
送されたアドレスデータＡＯＡをそのま！　まアドレス
データＡｌｌとしてメモ“ノＭ　Ｏ４：出力する［Ａ　
１１　＝ＡＯＡ］と共に、アドレスデータＡ１２として
メモリＭ１に出力する［Ａｌ２＝ＡＯＡコ　。

そして、アドレス制御回路７は、この時のアドレスデー
タＡＯＡをアドレスレジスタ８に記憶するアドレスデー
タＡＲとして格納する［ＡＯＡ＝ＡＲ］　。

なお、このアドレスデータＡＯＡの記憶は、実際にはデ
ータ書込みタイミングで行なう。

そして、メモリ制御回路６は、フラグＲＷＣを「１」に
セットした後、ＣＰＵＩから転送されたアドレスデータ
ＡＯＣ（Ａｏ　）を判別して、ＡＯＣ＝　ｒｌＪであれ
ば選択信号ＭＳＯを出力してメモリＭＯを活性化し、ま
たＡＯＣ＝　ｒｌＪでなければ選択信号ＭＳＩを出力し
てメモリＭ１を活性化する。

一方、データ制御回路Ｓは、ＣＰＵＩからのデータＤＯ
ＯをデータＤｌｌ及びデータＤ１２としてメモリＭＯ及
びメモリＭ１に送出する。

それと共に、データ制御回路９は、このときのデータＤ
Ｏをデータレジスタ１０に記憶するデータＤＲとして格
納する。

それによって、メモリ乙の活性化されたメモリＭＯ又は
メモリＭ１のアドレスデータＡＯＡで指定されたアドレ
スに書込みデータの第１バイトのデータが書込まれる。

このようにして、書込みデータの第１バイトのデータが
メモリ乙の指定のアドレスに書込まれると共に、その時
のアドレスデータ及び書込みデータがアドレスレジスタ
８及びデータレジスタ１０に各々保持される。

これに対して、フラグＲＷＣが「０」でないとき、すな
わちＣＰＵＩからの書込みデータが第２バイトのデータ
であるときには、メモリ制御回路６は、ＣＰＵ１からの
アドレスデータＡＯＣがｒｌＪか否かを判別し、この判
別結果に対応した信号をアドレス制御回路７及びデータ
制御回路９に夫々出力する。

このとき、アドレスデータＡＯＣが「ｌ」　（奇数番地
）であれば、すなわち前回（第１バイト）の書込みアド
レスが偶数番地であれば、アドレス制御回路７はＣＰＵ
Ｉからの今回のアドレスデータＡＯＡをアドレスデータ
ＡｌｌとしてメモリＭ０に出力する［Ａ　ｉ　ｔ　＝Ａ
Ｒ］と共に、アドレスレジスタ８に記憶している前回の
アドレスデータＡＲをアドレスデータＡ１２としてメモ
リＭｌに出力する［Ａ　１２　＝ＡＯＡ］。

そして、メモリ制御回路６はメモリ選択信号ＭＳＯ及び
ＭＳＩを出力してメモリＭＯ及びメモリＭ１の両者を活
性化する。

一方、データ制御回路９は、データレジスタ１０に記憶
している前回の書込みデータＤＲをデータＤＩＬとして
メモリＭＯに出力すると共に、ＣＰＵＩからの今回のデ
ータＤＯＯをデータＤ１２としてメモリＭ１に出力する
。

また、アドレスデータＡＯＣが［１」でなければ、すな
わち前回（第１バイト）の書込みアドレスが奇数番地で
あれば、アドレス制御回路７はアドレスレジスタ８に記
憶している前回のアドレスデータＡＲをアドレスデータ
Ａ１１としてメモリＭＯに出力する［Ａ　１１　＝ＡＲ
］と共に、ＣＰＵ１からの今回のアドレスレジスタＡＯ
ＡをアドレスデータＡ１２としてメモリＭ１に出力する
［Ａ１２　＝ＡＯＡコ　。

このときも、メモリ制御回路６はメモリ選択信号ＭＳＯ
及びＭＳＩを出力してメモリＭＯ及びメモリＭ１の両者
を活性化する。

一方、データ制御回路９は、ｃｐｕｌからの今回のデー
タＤＯＯをデータＤｌｌとしてメモリＭＯに出力すると
共に、データレジスタ１０に記憶している前回の書込み
データＤＲをデータＤ１２としてメモリＭ１に出力する
。

なお、メモリ制御回路６は第２バイトのデータ書込みに
よってフラグＲＷＣをＴＱＪにする。

このＣＰＵＩ、２によるデータ書込み時の動作について
具体的に説明する。

ます、ＣＰＵ２が上位データＤＵをメモリ乙の１０００
番地に、下位データＤＬをメモリ乙の１ｏｏｉ番地に書
込むとする。

このとき、ＣＰＵ２は、アドレスデータＡｏ〜！　Ａ１
５として１０００番地を示すデータ（以下［アドレス［
１０００］の如く表わす）を出力すると共に、上位デー
タＤＵを出力する。

そのアドレスデータＡＯ−Ａ１５の内の最下位ビット（
ＬＳＢ）であるアドレスデータＡＯはアドレスデータＡ
ＯＣとして、メモリ制御回路６に入力されると共に、ア
ドレスデータＡ１〜ＡＩ５はアドレスデータＡＯＡとし
てアドレス制御回路７に入力される。

このとき、ＣＰＵ選択信号Ｓ　ｃｐｕは［１」である（
ＣＰＵ２選択）ので、アドレス制御回路７はアドレスデ
ータＡｌｌ、Ａ１２としてアドレス［１０００］を出力
するしＡ１１＝１００’−０，ＡＩ　２＝１０００コ　
６ 一方、メモリ制御回路６は、アドレスデータＡＯＣが偶
数を示している（アドレスデータＡ。−０）ので、メモ
リ選択信号ＭＳＩを出力してメモリＭ１を活性化する。

それによって、データ制御回路９からデータＤ１１、Ｄ
１２として出力される上位データＤＵが。

メモリＭｌのアドレス［１０００１に書込まれる。

次に、下位データＤＬを１００１番地に書込むときには
、アドレスデータＡ　Ｏ−Ａ　１５としてアドレス［１
００１］が出力され、メモリＭＯが活性化されてメモリ
ＭＯのアドレス［１００１］に下位データＤＬが書込ま
れる。

これに対して、ＣＰＵＩによってデータ書込みを行なう
ときには、下位データＤＬの書込みアドレスとして１０
００番地が、上位データＤＬＩの書込みアドレスとして
１００１番地が指定される。

つまり、ＣＰＵ１は、アドレスデータＡ。〜Ａ＋６とし
てアドレス［１０００］を出方すると共に、データＤＯ
Ｏとして下位データＤＬを出力する。

この場合も、そのアドレスデータＡ。−ＡＩ５の内の最
下位ビット（ＬＳＢ）であるアドレスデータＡ。はアド
レスデータＡＯＣとして、メモリ制御回路６に入力され
ると共に、アドレスデータＡ１〜Ａ、Ｓはアドレスデー
タＡＯＡとしてアドレス制御回路７に入力される。

そして、このときは第１バイトのデータの書込みである
ので、アドレス制御回路７は、アドレスデータＡｉｌ、
ＡＩ２としてアドレスデータ［１０００］を出力する［
Ａ１１＝１０００．Ａｌ　２＝１０００］　。

そして、このときのアドレスデータ［１０００］は、ア
ドレスデータＡＲとしてアドレスレジスタ８に記憶され
る。

一方、メモリ制御回路６は、アドレスデータＡＯＣが偶
数を示している（アドレスデータＡ。二〇）ので、メモ
リ選択信号ＭＳｌを出力してメモリＭ１を活性化する。

それによって、データ制御回路９からデータＤ１１、Ｄ
１２として出力される下位データＤＬが、メモυＭ１の
アドレス［１０００］に書込まれる。

なお、このとき、書込みデータである下位データＤＬは
、データレジスタ１０に記憶される。

また、書込みデータが１バイトのデータであれば、１バ
イトデータについてはＣＰＵ２と共通であるので、この
ままデータ書込みを終了することになる。

そして１次にＣＰＵＩは、上位データＤＵを書込むため
に、アドレスデータＡ。−ＡＩ５としてアドレス［１０
０１３を出力すると共に、上位データＤＵを出力する。

このとき、この子−タＤＵは第２バイトのデータである
（フラグＲＷＣ＝１）ので、メモリ制御回路６はそのと
きのアドレスデータ夕ＡＯＣが「１」か否かを判別する
。

そして、この場合、アドレス［１００１：ｌを示すアド
レスデータの最下位ビットであるアドレスデータＡｏ、
すなわちアドレスデータＡＯＣは「１」である。

つまり、この第２バイトのデータは奇数番地に書込むこ
と、つまり第１バイトのデータは偶数番地に書込まれて
いることを示す。

そこで、アドレス制御回路７は、アドレスデータＡｌｌ
として今回のアドレス［１００１Ｆを出力すると共に、
アドレスデータＡ１２としてアドレスレジスタ８に格納
されている前回のアドレス’　［１０００］□カオう。

一方、データ制御回路Ｓは、データレジスタ１０に格納
されている前回のデータである下位データＤＬをデータ
Ｄｌｌとして出力すると共に、今回の上位データＤＵを
データＤ１２として出力する。

それによって、メモリ乙の１０００番地には上位データ
ＤＵが書込まれ、１００１番地には下位データＤＬが書
込まれる。

したがって＋　ｃｐｕ２がその１０００番地、１００１
番地のデータを使用するときには、１０００番地から順
に読出すことによって下位チータＤＬ、上位データＤＵ
が順に読出され、このデータ形式はＣＰＵ２自体のデー
タ形式であるので、そのまま使用することができる。

このように、ＣＰＵ１による書込みデータが１バイトデ
ータであれば、データ形式かＣＰＵ２と共通であるので
、そのまま指定のアドレスに書込まれる。

これに対して、ｃｐｕｌによる書込みデータが２バイト
データであるときには、第１バイトのデータを指定のア
ドレスに書込んだ後、第２バイトのデータを書込む時に
、前回書込んだ第１バイトのデータを今回のアドレスに
、今回の第２バイトのデータを前回のアドレスに書込む
。

それによって、２バイトテータについてもＣＰＵ２とデ
ータ形式が一致するので、ＣＰＵ２はこのＣＰＵ１によ
って書込まれたデータをそのまま読出して処理すること
ができる。

このように、このメモリ・システムにおいては、メモリ
を複数のブロックに分割して、各ブロックに対するデー
タの書込みを制御するので、異なるデータ形式のＣＰＵ
によるデータ書込み時に、データ形式を一致させてデー
タを書込むことができる。

それによって、データ形式の変更（変換）をブロクラム
処理によって行なう必要がなくなり、高速処理ができる
と共に、ブロクラムの簡素化を図れる。

第４図は、この発明の他の実施例の要部を示すブロック
図である。

メモリ制御回路１６は、Ｃ：ＰＵからのアドレスデータ
Ａ。−Ａ１５の内の最下位ビットＡｏ（Ｓｏ）と、書込
みタイミング信号ＴＩ　（Ｓ７）と、インストラクショ
ン・フェッチ・サイクル（命令取出しサイクル）及びイ
クスキューション・サイクル　゛（命令実行サイクル）
のいずれかを示すサイクルデータＩ／Ｅ（Ｓｌ）等とを
入力する。

このメモリ制御回路１６は、アンドゲートＦ１と、イン
バータＦ２と、フリップフロップ回路ＦＦ及びインバー
タＦ３とからなる回路によって、第１バイトか第２バイ
トかの判定をして、それに応じたフリップフロップ回路
ＦＦの出力Ｓ２を直接及びインバータＦ３で反転して、
アドレス制御回路１７及びデータ制御回路１日に出力す
る。

また、このメモリ制御回路１６は、アンドゲートＦ４と
５オアゲートＦ５及びアントゲートＦ６とによって、メ
モリＭＯを選択するメモリ選択信号ＭＳＯ（Ｓ４）を生
成する。

同様に、アンドゲートＦ４と、インバータＦ７と、オア
ドゲートＦ８及びアンドゲートＦ９とによって、メモリ
Ｍ１を選択するメモリ選択信号Ｍ８１（Ｓｓ）を生成す
る。

一方、アドレス制御回路１７は、アントケートＧ、〜Ｇ
４からなり、メモリ制御回路１６のフリップフロップ回
路ＦＦの出力Ｓ２に応して、ＣＰＵからのアドレスデー
タＡ１及びアドレスレジスタ（Ｒ１）１８に記憶された
アドレスデータＡ１をメモリＭＯ，Ｍｌに出力する。

なお、このアドレス制御回路１７及びアドレスレジスタ
１８は、アドレスデータのビット数分、すなわちアドレ
スデータＡ１〜Ａ１５の各ビットに対して設けられる。

また、データ制御回路１日は、アンドケートＨ１〜Ｈ８
からなり、アドレス制御回路１６のフリップフロップ回
路ＦＦの出力Ｓ２に応じて、ＣＰＵからのデータＤＯ及
びデータレジスタ（Ｒ２）２０に記憶されたデータＤ。

をメモリＭＯ及びＭｌに出力する。

なお、このアドレス制御回路１日及びデータレｆ　ジス
タ２０も、データＤｏ−Ｄ７のビット数分だけ各ビット
Ｄｏ−Ｄ７に対して設けられる。

このように構成したこの回路におけるメモリＭ０、Ｍｌ
へのデータ書込み時の各部のタイミングチャートを第５
図に示しである。

この第５図においては１時点Ｔ１〜Ｔ２の書込みタイミ
ンクで１バイトデータをメモリＭ、に書込み、また時点
Ｔ３〜Ｔ４で２バイトデータの内の第１バイトのデータ
をメモリＭＯに書込み、時点Ｔ４〜Ｔ５でその２バイト
データの内の第１バイトのデータ及び第２バイトのデー
タをメモリＭｌ、ＭＯに書込んでいる。

なお、上記実施例においては、２個のＣＰＵで１個のメ
モリを共有する場合について述べたが、これに限るもの
ではなく、３個以上のＣＰＵ　（コンピュータ）によっ
てメモリを共有するシステムにも同様に実施できる。

また、上記実施例では、２バイトデータをデータ形式を
変更して書込む場合に、第１バイトのデータの書込み番
地が奇数、偶数のいずれであるかを判定しているが、い
ずれかに限定されているときは、このような判定は行な
う必要がない。

また、上記実施例では、第１バイト（１バイトの場合を
含む）の書込みアドレスを保持しているが、例えば今回
の書込み時のアドレスデータをインクリメント（＋１）
あるいはデクリメント（−１）して前回の書込み時のア
ドレスデータを生成するようにすることもできる。

さらに、複数のＣＰＵの内の２以上のＣＰＵについてデ
ータ形式の変更が必要であれば、各ＣＰＵによるメモリ
へのデータ書込み時に、上述したと同様の処理をすれは
よい。

肱−来 以上説明したように、この発明によれば、複数のコンピ
ュータでメモリを共有する場合の処理が高速化すると共
に、プログラムが簡素になる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２
図は、第１図の２個のＣＰＵのデータ形式をを示す説明
図、 第３図は、第１図のデータ書込み／続出し制御回路の動
作説明に供するフロー図、 第４図は、この発明の他の実施例を示すブロック図、 第５図は、その動作説明に供する各部のタイミングチャ
ート図である。 １．２・・・ＣＰＵ　！１・・・メモリ５・・・データ
書込み／読出し制御回路６・・・メモリ制御回路　７・
・・アドレス制御回路８・・・アドレスレジスタ　９・
・・データ制御回路１０・・・データレジスタ （ほか１名う 第２図 −２５４− 手続補正書（自船 昭和５９年８月３１日 特許庁長官　志　賀　学　殿 １、事件の表示 特願昭５９−１１８１７７号 ２、発明の名称 メモリ・システム −３，補正をする者 事件との関係　特許出願人 東京都大田区中馬込１丁目３番６号 （６７／Ｉ）　株式会社　リ　コ　− ４、代理人 東京都豊島区東池袋１丁目２０番地５ 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第′、４頁第１行のｒＡＩＬ＝ＡＲＪを、
［１’Ａ　１１　＝ＡＯＡＪＩと補正する。 （２）同書第１４頁第４行のｒＡ１２＝ＡＯＡ」を、１
ｉ’Ａ１２＝ＡＲｊと補正する。

Claims (1)

1. 【特許請求の範囲】 １　データ形式の異なる複数のコンピュータで同一のメ
   モリが共有されるメモリ・システムにおいて、前記メモ
   リを複数のブロックに分割すると共に、該分割したメモ
   リの各ブロックに対するデータの書込みを制御するデー
   タ書込み制御手段を設けたことを特徴とするメモリ・シ
   ステム。 ２　データ書込み制御手段が、書込みアドレス及びデー
   タを保持する保持手段と、データ形式の変更の要否を判
   定する判定手段と、該判定手段の判定結果に応じて前記
   保持したアドレス及び前記コンピュータからのアドレス
   に前記保持したデータ及び前記コンピュータからのデー
   タを書込む書込み手段とを備えている特許請求の範囲第
   １項記載のメモリ・システム。