JPS5855528B2 - アドレス発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明は一般的（こはコンピュータのメモリのエレメン
トのアドレス指定に関するものである。

いわゆるユーザ・プログラムを実行するためにはコンピ
ュータはユーザ・アドレスによって制御される。

かかるユーザ・アドレスはメモリζこおける特定された
アクセスを制御するため７プリケーシヨン・プログラム
を介して形成される。

かかるアドレスはデータ・アイテムを、例えば所定デー
タ・ファイルの所定エレメントとして特定する。

この種のアドレスは、メモリの物理的編成（または横取
）に関係しないという意味で論理アドレスである。

従ってこの種のアドレスは一連の順次有意レベル・ビッ
トを含み、順次のビットの意味する所はメモリの電気的
、機械的その細編成上の％性については互に相違しない
。

更に、コンピュータの動作は１個または２個以上の命令
によって制御さね、かかる命令は当該コンピュータの設
計仕様において対象とされた標準データ・ワード長に等
しいビット長を有することができる。

またある場合には命令の長さを標準データ・ワード長に
等しくすることもできる。

本発明に関連するコンピュータとしてフィリップスＰ８
００シリーズからのミニコンピユータＰ８５６Ｍがある
。

この点で”Ｐ２Ｏ０Ｍ Ｉｎｔｅｒｆａｃｅ ａｎｄ
ＩｎｓｔａｌｌａｔｉｏｎＭａｎｕａｌ”、Ｐｈ１ｌｉ
ｐｓ Ｄａｔａ Ｓｙｓｔｅｍｓ Ｂ、Ｖ。

社、オランダ国 Ａｐｅｌｄｏｏｒｎ所在、Ａｐｒｉ１
１９７６発行、 ｐｕｂｌｉｃａｔｉｏｎ ｎｕｍｂｅ
ｒ ５１２２９９１ ２６９４２を参照する必要がある
。

このミニコンピユータに対する命令セットは対応する刊
行物″Ｐ ８５２Ｍ 、 ＰｒｏｇｒａｒｎｌＴ）ｅｒ
ａ Ｇｕｉｄｅｌ ＆２ 、 Ｖｏｌ 、 ２ 、 Ｉ
ｎ５ｔｒｕｃｔｉｏｎ Ｓｅｔ 。

ｂａｓｉｃ／ ｄｉｓｋ ｏｐｅｒａｔｉｎｇ Ｓｙｓ
ｔｅｍ”。

Ｐｈｉ １ｉｐｓ Ｅｌｅｃｔｒｏｌｏｇｉｃａ ＭＭ
Ｇ−ＯＥＭ、オランダ国 Ａｐｅｌｄｏｏｒｎ所在、Ｓ
ｅｐｔｅｍｂｅｒ１９７４発行、 ｐｕｂｌｉｃａｔｉ
ｏｎ ｎｕｍｂｅｒ ５１２２９９１ １１７１１に記
載されている。

前記コンピュータにおけるワード長は１６ビツトであり
、一方通常はいわゆる２倍長命令（３２ビツト）が使用
される。

命令の一部は一組のインデックス・レジスタから所定の
インデックス・レジスタをアドレス指定するのに使用す
ることができる。

これらインデックス・レジスタへの読込み（ローディン
グ）は通常のデータ・チャンネル例えばコンピュータの
内部データ・パスを介して行われる。

従って、インデックス・レジスタの長さはコンピュータ
のワード長（本例では１６ビツトに対応している。

インデックス・レジスタはその内容として物理または論
理アドレスを直接合むことができる。

インデックス・レジスタの内容として論理アドレスが含
まれている場合には、前記論理アドレスをセグメントま
たはページ・テーブルを介し物理アドレスに変換（翻訳
）する。

他方、インデックス・レジスタの内容を命令の所定部分
と組合せてアドレスを形成することができ、かかるアド
レスも物理または論理アドレスとすることができる。

上述した種賑のコンピュータ・システムにおいて論理ア
ドレスを形成するために使用できるワード長は極めて制
限されるということが見出されており、その理由は通常
は適当な数のデータ・エレメントを直接アドレス指定す
ることができないからである。

一方、一層大きいワード長へ変更することは多大の費用
を要することであり、その理由はハードウェアおよびソ
フトウェアのすべてを上記一層大きいワード長に適合さ
せなければならないからである。

本発明の目的は、所定の一層重さい長さのマシン・デー
タ・ワードを有するコンピュータに対する論理アドレス
の幅を増大し、その際前記一層重さい長さのワードに基
づく既存のプログラムを変更する必要がなく、従って拡
張されたアドレス指定機能または能力が、あたかもかか
るプログラムに対し付与されたかの如く視認することが
できないようにするアドレス発生装置を提供するにある
。

かかる目的のため本発明のアドレス発生装置は、ディジ
タル・データ処理装置において使用する物理アドレス・
データを発生するため、命令として作用させるビット列
を受信する所定の第１ビット幅の入力端を有する命令レ
ジスタを備え、前記命令レジスタが前記命令内に含まれ
るオペレーション・コードを送出する第１出力端、イン
デックス・レジスタ群から特定のインデックス・レジス
タをアドレス指定するためインデックス・レジスタ・ア
ドレスを送出する第２出力端、および第１メモリ・サブ
アドレスを送出する第３出力端を備え、上記の如くアド
レス指定されるインデックス・レジスタがその内部に配
置された所定数の上位桁ビットを送出する第４出力端お
よびその内部に配置された所定数の下位桁ビットを送出
する第５出力端を備え、前記所定数の下位桁ビットは第
２メモリ・サブアドレスとして作用し、前記第４および
第５出力端の合皮ビット幅から成る第２ビット幅が前記
所定の第１ビット幅より大きくなるようにし、合成装置
を設け、前記合成装置には前記第３および第５出力端に
接続した入力端を設け、前記第１および第２メモリ・サ
ブアドレスを直線性関係で合成して、前記上位桁ビット
と共に完全なメモリ・７ドレスを形成する他の下位桁ア
ドレス・ビットを発生することにより前記合成装置の第
６出力端に完全なメモリアドレスを発生させ、前記第４
出力端をセグメント・テーブル装置のアドレス入力端に
接続し、前記セグメント・テーブル装置はそれぞれセグ
メント・ベース識別子を収納する多数の記憶位置および
アドレス指定されたセグメントベース識別子を送出する
第７出力端を有し、前記第７出力端は前記第１ビット幅
に等しいビット幅を有し、前記第６および第７出力端を
出力加算装置の入力端に接続して前記出力加算装置の第
８出力端に絶対アドレスを発生させるよう構成したこと
を特徴とする。

これがためアドレスの長さが増大されるが、その際コン
ピュータ内の要素（エレメント）Ｉこ個別ビット装置を
設ける（ビット・スライス）必要がない。

インデックス・レジスタが２マシン・ワードの長さに対
応する長さを有する場合には、インデックス・レジスタ
の全長に対する読込みには２マシン・サイクルを必要と
する。

多くの場合には単一マシン・ワードの長さを有するイン
デックス・レジスタの下位桁部に対し読込みを行えば十
分である。

その理由はプログラムの大部分の実行に尚リインデック
ス・レジスタの内容の上位桁部は変更されることなく維
持されるからであり、インデックス・レジスタ全体への
読込みは時たま必要になるに過ぎない。

インデックス・レジスタは通常はフリップフロップを含
む物理レジスタの形態で存在する。

代案として、インデックス・レジスタに対しメモリ内の
所定記憶域例えばその一部を形成することができる。

第１および第２メモリ・サブアドレスの直線性関係での
合成は種々の態様で実現することができる。

その一つの魅力的な方法では２つのサブアドレスを加え
るようにする。

他の魅力的な方法では連結（コンカテイネーション）を
行うようにし、これは対応するビット位置の両方が論理
値”■”を含むことはできないという制限条件に従う対
応ビット間のインクルーシブＯＲ機能を介して実現され
、従って連結すべき２ビット列の一方が１個の有意デー
タ・ビット（所定の位置において論理値°“０″または
１″を有することができる）を含む場合、これら２ピッ
ト列の他方はこの位置において必ず論理値″０”を含ま
なければならない。

一般に、上記説明においては論理関数または機能の対応
した適用に従って論理値″′Ｏ″および′１″の値を交
換することができる。

これがため、前記第４および第５出力端の合成された幅
は、コンピュータにおいて実行されかつ増大した使用可
能論理アドレス・スペースを有するユーザ。

フログラムに対し使用することができる。

かかる増大したアドレス・スペースの利点は、複雑な構
造を有する長いプログラムの実行を可能にすること、お
よび一層大きいデータ・ファイルのアドレス指定を可能
にすることである。

特に、米国特許第３９４９３７８号明細書にはまずイン
デックス・レジスタをアドレス指定しかつ第１メモリ・
サブアドレスをも含む命令レジスタを設けることが記載
されている。

この米国％許においては、更に、２つの順次の加算にお
いて、アドレス指定されたインデックス・レジスタの内
容、第１メモリ・サブアドレスおよびベース・レジスタ
の内容が加算されるようにする。

この既知の構成では物理アドレスの長さを増大して一層
大きい物理メモリをアドレス指定できるようにする。

従って多数のプログラム・モジュールは本来設けられた
ものより大きいメモリにおいて作動することができる。

しかしこの従来技術では特に各インデックス・レジスタ
をハードウェアの制御を介し１個の特定ベース・レジス
タに結合する。

また、このように結合されたレジスタの両方はインデッ
クス・レジスタの内容により直接アドレス指定される。

更に、インデックス・レジスタの長さは前記第１メモリ
・サブアドレスの長さと正確に同じである。

従って従来技術（こよっては融通性が得られない。

上述した緊密な結合を緩和するには付加的な命令ビット
を必要とし、これは欠点となる。

従って、従来技術は一層長いプログラムを実行すること
は考慮せず、並列に存在する多数のプログラム・モジュ
ールを実行するためのものであり、従って各モジュール
はメモリにおいて当該モジュールに関する部分について
だけアドレス指定を行うに過ぎない。

従ってメモリは”トランスペアレント（透明）′”にな
り、その理由はその専用できない部分は各プログラムに
対し視認できない状態に維持されるからである○ 一方、かくすることにより論理アドレスの長さが著しく
増大する。

他方、付加すべき要素の数は制限された数に維持される
。

後述する実施例では前記比率は１−＝１とする。

所定の場合には一層大きい比率例えば２：１またはこれ
より大きくすると有利である。

前記セグメント・ベース識別子は常に物理アドレスであ
る。

これがため論理アドレスの長さの拡張はアドレス・セグ
メント編成において使用すると魅力的である。

所要（こ応じ本発明の上記着想は、出力加算装置が前記
第１ビット幅より小さいビット幅を有する場合にも使用
することができる。

しかし、これは前記第７出力端のビット幅が前記第１ビ
ット幅の１倍以上および１−倍以下の間にある場合に極
めて魅力的である。

後述する実施例ではこの比率を１−とし、その結果装置
への追加およびこれにより拡張された機能の間に良好な
バランスが得うレタ。

前記記憶位置がセグメント上限識別子に対する記憶容量
を有し、前記セグメント・テーブル装置が、セグメント
上限識別子を含む記憶位置がアドレス指定された場合に
セグメント上限識別子を送出する第９出力端を備えるよ
う（こすると好適である。

この魅力的な手段は、正しくないプログラミングに起因
するセグメントの限界を越えるオーバーフローを防止す
るためメモリ保護を遠戚するために実施される。

本発明の十分な理解のためにまず用語”仮想メモリ”に
つき考察する。

仮想メモリを含む構成の例は比較的小さい容量を有する
高速フォアグラウンド・メモリおよび大容量を有する低
速バックグラウンド・メモリを組合せた構成においてみ
られる。

作動速度比および容量比並にユーザ装置（例えば、中央
処理装置）により順次発生する一連のアドレスにおける
相関に応じて仮想容量は大容量バックグラウンド・メモ
リの容量（こ等しくする一方、作動速度はフォアグラウ
ンド・メモリの作動速度に近づけることができる。

この場合バックグラウンド・メモリは６仮想メモリ”と
考えることができ、たとえ仮想メモリに直接アクセスで
きないとしても中央処理ユニットにメモリを加えた構成
全体は、あたかも直接アクセスすることが可能であるか
の如く作動する。

この場合、一層長い論理アドレスによりアドレス指定能
力が増強される。

他方、１トランスペアレント・メモリ”も次の如く定義
することができる。

上記の場合とは異なり、ユーザ装置にメモリを加えた構
成は、あたかもトランスペアレント、メモリが欠如する
かの如く作動する。

コンピュータにおける論理アドレスの長さにより、論理
アドレスを介して到達できる異なる記憶位置（例えば、
メモリ・ワード）の数が決まる。

論理アドレスの長さがメモリの物理的寸法に対応する値
より短い場合には、メモリの一部につき容易にアドレス
指定を行うことはできない。

物理アドレスに対する論理アドレスのマツピングは、ユ
ーザプログラムではなく監視プログラム（オペレーティ
ング・システム）により制御されるマツピング装置によ
って実現される。

アドレス指定のできないメモリは、あたかも透明の如く
である所からトランスペアレント・メモリと呼ばれる。

％（こ、後者の場合には一層長い論理アドレスを発生さ
せるのが有利であり、その理由はかくすることによりア
ドレス指定能力が直接増強されるからである。

トランスペアレント・メモリ構ｔの例は前記米国特許第
３９４９３７８号（％にエレメント４２において）（こ
記載されている。

かかる点につき第１図にはインデックス・レジスタ群を
示す。

物理的構成の詳細（フリップフロップ・レジスタ、マシ
ン・メモリの特定部分、制御メモリの読取／書込部）は
システム・レベルでは本発明に関しない。

インデックス・レジスタはテイジタル・コンピュータ技
術において周知であり、フィリップス社製Ｐ８５６コン
ピユータにおいてもフリップフロップ・レジスタで構成
されている。

命令フォーマットおよびアドレス指定構成の間のインタ
ーフェースを第２図および第３図につき説明する。

本発明においてはプログラマまたはプログラムは２ Ｍ
＋ Ｎ個のアドレスを含む論理アドレス・スペースを
使用することができる。

前記Ｐ８００シリーズの既知の論理アドレス編成ではＮ
−１６ビツトのアドレス幅即ち６４にのアドレスを有し
ているが、これでは十分でないことがしばしば起ってい
る。

以下に述べる実施例ではＭ＝８とし、従って４Ｍ個の記
憶位置をアドレス指定することができる。

他の好適な値としてＭ＝４゜Ｍ＝１２ 、 Ｍ＝１６と
することができ、所定の場合にはＭ〉１６に選定するこ
とができる。

しかし、拡張の付張の付加されるコンピュータの構成は
依然としてＮビット（本例では１６ビツト）のアドレス
長を基礎としている。

従って、本来のアドレス長に対して書かれたプログラム
はその形を変更することなく適正プログラムとして使用
することができる。

レジスタ群１００は下位桁部（テール）として示した第
ルジスタ部１０１を備える。

Ｎビット幅を有するこの下位桁部は、レジスタからのオ
ペランドにつき動作する命令の実行に際し論理アドレス
を拡張しないコンピュータにおけると正確に同一態様で
使用される。

第２レジスタ部１０２はＭヒフ１幅を有する上位桁部（
ヘッド）として示し、２つの特定の状態Ｉこおいて使用
される。

第１の状態はレジスタをインデックス・レジスタまたは
ベース・レジスタとして使用してメモリ・アクセスが行
われる場合に起り、これは相対アドレス指定の一形態が
使用される場合を意味する。

普通は、ベース・レジスタおよびインデックス・レジス
タの差異は、演算処理（適正なアドレス算出を除く）を
実行するためにはインデックス・レジスタの内容しか使
用できないということである。

次に、レジスタ群１００の幅全体の読取動作が実行され
、これは第３図につき後で説明する。

レジスタ部１０２が作動する前記第２の状態は、レジス
タ部１０２に対する読込み（ローディングまたは格納（
ストアー）を制御するため特定の（新たな）命令が実行
された場合に起る。

一般には、この命令は本来の命令セットには含まれてお
らず、従って空き状態のオペレーション・コードの一つ
をこれに使用するのが普通である。

命令の一般的なフォーマットを第２図につき説明する。

レジスタ群１００の上位桁部である第２レジスタ部１０
２における付加的なＭアドレス・ビットにより仮想アド
レスの一層上位桁のアドレス・ビットを形成することが
できる。

仮想アドレスは、形成できる論理アドレスの数が物理的
に存在するアドレス位置の数より大きいということに特
徴がある。

代案として、付加的なＭアドレス・ビットｌこより、分
割された（即ち仮想）アドレスを後で物理アドレスに変
換（翻訳）するのに使用するセグメント番号を形成する
ことができる。

２つの場合の間の差は、後者の場合にはＮビットの幅を
有するレジスタ部からＭビットの幅を有するレジスタ部
への桁上げ出力信号を生ぜしめる必要がないということ
にある。

第１図は後述するように第３図の格納部３および４を参
照する。

第２図は前記Ｐ８５６コンピユータに対する既知の命令
フォーマットを示す。

第２図の第１行はいわゆる”フォーマットＯ”命令を示
し、これは命令ビット０が常に論理値”０”を有すると
いう態様で送受信される。

命令ビット１〜４は４ビツト・オペレーション・コード
を含む。

命令ビット５〜１はスクラッチ・パッド・レジスタのア
ドレスを含むことができる。

命令ビット８〜１５は、例えば、８ビツトの正の定数、
周辺装置のアドレス（入出力命令が関連する場合）およ
び特定機能ビット、または周定されたパラメータ量を含
むことができる。

第２図の第２および３行は相俟っていわゆる１フオーマ
ツト１”命令を示し、これはユーザプログラムによるア
クセスのため中央処理ユニットにおいて使用できる１６
個の汎用レジスタのうちの２個を参照することにより多
数のオペレーションを実行するための命令である。

これら汎用レジスタのうち命令によりアドレス指定され
る１個の汎用レジスタはメイン・メモリにおけるワード
位置に対する指示情報を含むことができ、その理由はこ
のワード位置はインデックス・レジスタとして使用する
ことができるからである。

この場合には命令のフォーマットは命令ビットＯが常に
論理値”１”を有する形となる。

命令ビット１〜４はｆＪ）＜ ４ビツト・オペレーショ
ン・コードヲ含ム。

命令ビット５〜８はスクラッチ・バンド・レジスタのア
ドレスを含み、従って単に８個だけに代え１６個の汎用
レジスタをアドレス指定することができる。

命令ビット９〜１０は使用されるアドレス指定モードを
指示するコードを含む。

これらのビットは使用すべきオペランドに対するアドレ
スがどのよう（こ計算されなければならないかを指示す
る。

命令ビット１１〜１４は上記命令ビット５〜８と同様な
第２スクラツチ・パッド・レジスタの７ドレスを含むこ
とができる。

命令ビット１５は、オペレーションの結果を命令ビット
５〜８により指示されたレジスタまたはメイン・メモリ
のワード位置の何れに格納しなければならないかを指示
するため所定の命令において使用されるインディケータ
６読込み一格納”を含む。

１６個の下位桁命令ビット１６〜３１は破線によって示
し、これらの命令ビットは１６個の上位桁命令ビットの
値のうち１個または複数個の値（こより指示された場合
、オペランドを含むことができる。

上述した所では前記コンピュータ・シリーズの命令セッ
トからの選択に限定され、従って１６ビツトの長さを有
するレジスタだけにより実現される。

かかる点につき第３図は、村次のワードＧこおけるイン
デックスト・アドレス”ＴＳモードＩこおける命令の制
御の下に実現される本発明の新規なアドレス指定方式を
示す。

この場合命令の長さは３２ビツトの２コンピユータ・ワ
ードに等しい。

このモード自体は前記ガイドブック”Ｐ８００Ｐｒｏｇ
ｒａｍｍｅｒ’ｓ Ｇｕｉｄｅ”から既知である。

説明を簡潔にするため命令レジスタ１への読込ミ（ロー
ディング）方式については記載しないが、命令レジスタ
１への読込みはデータ・バス・ライン５００を介し１ま
たは２サイクルにおいて行われる。

１６ビツトの第１マシン・ワードは命令レジスタ１の左
半部Ｂに配置され、フォーマット″１”を示すＯビット
を最上位ビットとして含み、かつオペレーティング・コ
ード、”長い一定モード″に関する規定および所要に応
じ（図面を簡潔にするため図示しない）他の制御ビット
を含む（同じ＜ Ｓｙｓｔｅｍｓ Ｈａｎｄｂｏｏｋ、
Ｐ、 ７ 、４参照）Ａ部分におけるビット５〜８によ
りインデックス・レジスタが識別される。

１６ビツトの第２マシン・ワードは命令レジスタ１の右
半部Ｃに配置され、１６ビツト・アドレスを含む。

同期信号（図示せず）例えば中央クロック装置からの同
期信号および流れ図（第７図）につき後述するマイクロ
コードの制御の下に、Ａ部分における４ビツト・アドレ
スをライン５を介して、格納部３および４を備えるイン
デックス・レジスタ群のアドレス・レジスタ付属アドレ
ス・デコーダへ転送することにより命令の実行が開始さ
れる。

インデックス・レジスタ群は個別にアドレス指定の可能
な１６個のレジスタを備え、図面を簡単にするため第３
図にはそのうち８個のレジスタだけを示す。

各レジスタは格納部３における８ビツト部および格納部
４における１６ビツト部分を含む。

これら２つの格納部は物理的０こ別個のユニットとして
構成されているが、代案としてこの区別は仮想的なもの
とすることができる。

インデックス・レジスタは例えばＩＢＭ社３６０シリー
ズからのコンピュータ技術分野において広く知られてお
り、インデックス・レジスタは例えばアドレスの変更（
修飾）のため当該組織または編成における参照アドレス
を格納するのＧこ使用される。

かかる編成の結果、所定のプログラムを実行するために
は長さの制限された命令を使用すれば十分である。

かかるアドレス指定によれは、アドレス指定されたイン
デックス・レジスタ全体は第１オペレーシヨン・ステッ
プに際し読取られ、この目的のため１Ｂ１装置１Ａから
ラロン２Ａｊこ読取信号が供給さへ制御装置ＩＡはマイ
クロコード制御を記号化する。

この点でこのエレメントは前記コンピュータ・シリーズ
（こおいてアドレス指定されたインデックス・レジスタ
に読取制御信号を供給する既知のオペレーション・コー
ド・デコーダであり、既知の装置に対する相違点はこの
レジスタの方がビット長が長いことである。

これがため、ライン１，８および６上ではそれぞれ８，
１６および１６アドレス・ビットを使用することができ
る。

従って、第１演算ステツプに当りライン８および６にお
ける２つの１６ビツト・アドレス・データを、ライン９
Ａにおける制御信号により同期される１６ビツト演算ユ
ニツト９においてマイクロコード制御の下に直線性で台
底することができる。

直線性合成はカ目算動作とすることができる。

代案として、直線性合成を連結（コンカテイネーション
）とすることもできる。

２つの６ビツト・ワードが００００１１および０１００
００である場合、連結の結果は、これら２つのワードの
アンダーラインを施した部分のビットは常に値０を有し
なければならず、かつ連結は対応ビット間で論理ＯＲ機
能を介して実行されなければならないという条件に従っ
て０１００１１となる。

連結機能はＡＬＵ（論理演算）実行可能機能として一般
に知られている。

所要に応じ、演算ユニット９における連結機能は省略す
ることができる。

加算の場合には和を（連結の場合ζこほこの連結の結果
を）ライン２２を介し同じく１６ビツトの容量を有する
アキュムレータ・レジスタ部１１ζこ供給する。

このレジスタ部１１への格納は演算ユニット９で制御す
ることができる。

ライン７上に生ずる８ビツトはレジスタ部１０４こ格納
される。

レジスタ部１０．１１への格納は図示しないマイクロコ
ード制御の下に行われる。

従って、レジスタ部１０．１１の両方で２４ビツトの論
理アドレスが収納できることとなり、１６７７７２１６
の個別情報単位（例えはバイトまたはワード）から成る
アドレス・スペースＧこ対するアドレス指定を行うこと
ができる。

このアドレス・スペースは正確に１６ビツトの１個のマ
シン・ワードを有するアドレスによりアドレス指定でき
るアドレス・スペースに比べて遥に大きく、当該コンピ
ュータ・シリーズは本来１６ビツト・ワード長周に設計
されている。

原理的には、合成されるレジスタ部１０．１１は記憶位
置を直接アドレス指定するための物理アドレスを含むこ
とができ、その場合このレジスタのデータ出力端子はメ
モリのアドレス入力端子に直接接読される。

しかし好適な実施例においてはレジスタ部１０はセグメ
イト・テーブルをアドレス指定するためのアドレスを含
み、レジスタ部１１は変位量を含む。

かかる変位量は後述するベース・アドレスと共に重要で
ある。

かくて、レジスタ部１０の内容はライン１３上に生ずる
一方、レジスタ部１１の内容はライン１８上に生ずる。

マツピング・テーブル部１４および１５を含むマツピン
グ・テーブル装置のアドレス・レジスタ／アドレス・デ
コーダ１２の入力ライン１２Ａにおけるマイクロコード
制御装置、からの同期信号の制御の下ζこ、別の読取動
作が行われる。

格納部３および４と同様に、これらマツピング・テーブ
ル部１４．１５は物理的に当該システムの個別要素とす
る必要はなく、２つの部分への細分は観念的または仮想
的なものとすることができる。

マ゛ンピング・テーフ゛ル自体は、コンピュータ・メモ
リにおける記憶格納のページング方式でのセグメイト編
成に関連するアドレス・データの格納のためのコンピュ
ータ設計技術から周知である。

この実施例ではマツピング・テーブルは８個の別個のデ
ータ・エレメントを備えるが、メモリの編成とコンパチ
ブルな任意の数を使用できる。

マツピング・テーブルの位置はインデックス・レジスタ
と同一条件に従い、即ち多数のフリップフロップ・レジ
スタおよびメイン・メモリの所定部分において実現する
ことができる。

本例におけるマツピング・テーブル部１５は２１ビツト
・ベース・アドレスを含む。

他の場合にはこの目的のため２４ビツト・アドレスを使
用すると有用である。

ベース・アドレスはメモリにおいて使用すべきセグメイ
トに割当てられた第１アドレスである。

マツピング・テーブル部１４．１５への読込みは、通常
の実行を停止する“トラップ”が起った後オペレーティ
ング・システムの制御の下にデータバス５００を介して
行われる。

マツピング・テーブル部１４は各テーブル・エンｌ−Ｉ
Ｊ−に対する限界（バウンド）データ指示を含む。

この指示は当該セグメントに割当てられたアドレス指定
可能最大メモリ・スペースを指示する。

限界指示が関連のベース・アドレスから始めて許容され
るメモリ・アドレスに対する絶対上限を指示する場合に
は、限界指示はこのベース・アドレスと同一ビット幅を
有する必要があり、本例では２０または２４ビツトを有
する必要がある。

バウンド指示が許容可能な変位の指示に対する上限を指
示する場合には、この変位指示の長さに等しいビット幅
で十分であり、本例では１６ビツト（レジスタ部１１）
で十分である。

セグメイトまたはページによるメモリにおける既知の格
納編成または構成は極めて有利であり、その理由は異な
る（サブ）プロセスに対し異なるページまたはセグメン
トを割当てることができ、従ってコンピュータの動作の
融通性を遥に増大できるからである。

従って、端子１２Ａにおける同期信号の制御の下に、ア
ドレス指定゛された２つのアドレス部がライン２３およ
び１９上に生ずる。

従って、第２演算ステツプに当り、ライン１８上のデー
タおよびライン１９上のデータが演算ユニット１７にお
いて加算される。

この目的のため、演算ユニット１１はマイクロコード制
御装置から入力端子’１７Ａｌこ供給される同期信号を
介して作動させることができ１、加算によって得た和は
ライン２５を介し、マツピング・テーブル装置のマツピ
ング・テーブル部１５と同じ長さ即ち２０まは２４ビツ
トを有する和レジスタ２０に供給する。

和レジスタ２０への格納は入力端子１７ｋｌこ存在する
のと同じ信号によって制御できるが、これは図面を簡単
にするため図示しない。

従って、出力端子２１Ｃアドレスバス）にはコンピュー
タ・メモリのアドレス指定に好適な物理アドレスが生ず
る。

更に、マツピング・テーブル部からの限界指示は対応す
る態様において即ちメモリ保護に使用できる。

相対アドレス指示Ｑこ関する場合には、ライン１８上の
データを破線で示した結線を介しかつライン１３上のデ
ータと共に要素１６に供給し、要素１６は本例では、所
要に応じ入力端子１７Ａに存在するのと同じ信号により
同期させる比較器として作動する。

ライン１８上の変位量が許容メモリ・スペースに対応す
る値より大きい場合、要素１６はその出力端子’１６Ａ
にメモリ・オーバーフロー信号を送出し、この信号は実
際のメモリ・アクセスの実行を阻止しかつ既知の態様で
活性プログラムの実行を終了させ、その場合プログラム
における誤りまたは装置における誤りに起因して誤りが
起る（プログラムにおける誤りの方が一層頻繁に起る）
。

この誤りはプログラムの変更により修正する必要がある
が、本発明はこれには関係しない。

マツピング・テーブル装置におけるマツピング・テーブ
ル部１４により絶対アドレス・スペースが規定される場
合には、上述したのと類似の比較が要素１６Ｉこおいて
行われるが、この場合出力端子２１における和レジスタ
２０の出力データにつき必要む結線を別個に図示しない
。

上述した説明は普通のアドレス指定動作に関するもので
、その場合読取動作は格納部３，４およびマツピング・
テーブル部１４．１５について実行される。

一般に、セグメント編成を変更することもできる。

この目的のため、マツピング・テーブル部１４および１
５はデータ入力結線１４ｈおよび１５Ａをそれぞれ備え
る。

これら結線は内部データバス５００に接続する。

内部データバス５００は１マシン・ワード従って１６ビ
ツトの幅を有し、例えば命令レジスタのデータ部から、
この目的のために確保したオペレーション・コードの制
御の下にデータを受信することができる。

特に、その場合、マツピング、テーブル部１４．１５へ
の細分は観念的なものとし、従ってその容量は１６ビツ
トに限定されないようにするのが有利である。

しかしこれら２個のマツピング・デープル部への読込み
は飼えばセグメント・レジスタのアドレス指定されたレ
ジスタの関連半部を満たす２つのオペレーション・コー
ドにより既知の態様で行われる。

ライン６に対する結線は別個（こは図示せｒ１同様に、
格納部３，４は読込み結線３Ａ、４Ａを備える。

上記編成は種々の態様で実施することができる。

まず、上記編成はコンピュータもしくはコンピュータ・
シリーズまたは例えば個々のマシンが多少コンパチブル
なコンピュータ・シリーズの一層複雑な構成機器の横取
の一部を形成するよう（こすることができる。

その場合、該編成は第３図（こ示した特定論理装置およ
びレジスタによって実現される。

制御は該マシンの内部編成を既知の態様で制御する一つ
または複数のマイクロコードの表現により実現すること
ができる。

この点につき第６図の波形図および第１図の流れ図を参
照して後で説明する。

代案として、この編成はコンピュータまたはマイクロコ
ンピュータに付刃ｎされかつ例えば拡張装置として作動
するユニットを介して実現できる。

ここで第４図を参照し、第４図においては拡張装置３０
０は直接結合の場合にメモリ４００がコンピュータ２０
０に対して形成するのと同じインターフェースをコンピ
ュータ２００に対して形成する。

この場合コンピュータ２００は前述したＰ８５６コンピ
ユータであり、メモリ２００はこのコンピュータに常用
される既知のメモリ・ユニットである。

この点についてはＰｈ１ｌｉｐｓ Ｐ８５６Ｍ／Ｐ８５
７Ｍ Ｓｙｓｔｅｍ Ｈａｎｄｂｏｏｋ 、 Ｐｈｉ
１ｉｐｓＤａｔａ Ｓｙｓｔｅｍｓ、Ｂ、Ｖ、社刊、
Ｐｕｂｌ ｉｃａｔｉｏｎｎｕｍｂｅｒ ５１２２９９
１２６９３４．Ａｐｒｉ１１９７８、例えばＭｅｍｏｒ
ｙ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔＭＭＩＪ（ページ
５ 、１ ） Ｇｅｎｅｒａｌ ｐｕｒｐｏｓｅＢＵＳ
（ページ９．１）、Ｍｅｍｏｒｙ （ページ４゜１）
に記載されている。

従って第４図に示すように１６ビツト単方向アドレス・
バス・ラインＭＡＤ２０１および３０１と、１６ビツト
双方向データ・ラインＢＩＯ２０２および３０２と、同
期および制御ライン２０３および３０３とを備え、同期
および制御ラインの関連ビットラインは拡張装置を付設
しないコンピュータにおけると同一態様で一方向または
双方向において作動できる。

特に、これら同期および制御信号はコンピュータ２００
から発生する１ビット書込制御信号″ＷＲＩＴＥ”と、
１対の送受信号ＴＭＲＮおよびＴＲＭＮとを含む。

これら１対の信号のうち信号ＴＭＲＮはコンピュータ２
００によって発生し、信号ＴＲＭＮはこれに対する応答
であり、メモリ４００によって発生する（前記ハンドブ
ックのページ９−６／７参照）。

上記１対の信号における各文字は次の意味、即ちＴ（転
送）、Ｍ（メモリから）、Ｒ（レジスタへ）、Ｎ（反転
値信号）なる意味を有する。

拡張装置３００では受信した命令信号を格納し試験する
。

命令（コンピュータ２００における命令レジスタからの
）に、１個または複数個のレジスタからベース情報を導
出するため１個または複数個のレジスタを使用すること
が含まれる場合、拡張装置においてアクセス誤りが生じ
たか否かがチェックされる。

このアクセス誤りはメモリ（磁気ディスク・メモリの如
きバックグランド・メモリでない）に存在しないページ
またはセグメントを参照した場合に起る。

かかるアクセス誤りが生じた場合、拡張装置３００はコ
ンピュータ２００に分岐信号を供給するので、コンピュ
ータ２００は分岐ステップを開始し、関連アドレスを発
生することによりそのマイクロプログラム内の所定の点
へ移動する。

この種の分岐ステップはアドレス分割（セグメンテイン
グ）において既知である。

異なるコンピュータ編成では拡張装置３００はコンピュ
ータ２００ζこ割込み信号を供給できる。

誤りが生じていない場合、拡張装置３００はデータ・バ
ス・ライン２０２および３０２を接続し、前述した態様
でアドレスを発生する。

動作の完了は適当な同期用結線における信号ＴＲ）ＳＩ
ＮＧこより通報される。

第４図の拡張装置３００を第５図に詳細に示し、図示の
拡張装置は前記コンピュータＰ８５６Ｍと共に使用する
のに特に好適である。

拡張装置３００はアドレス・ライン２０１、データ・ラ
イン２０２および制御ライン２０３を介しコンピュータ
２００＆こ接続する。

更に拡張装置３００は１６ビツト命令レジスタ３１１：
命令レジスタ３３１１に対しデコーディングを行い、論
理回路３３１２を介してシーケンス制御信号を発生する
装置；レジスタ拡張器３１３：連結（コンカテイネーシ
ョン）および／または加算動作を行う演算装置：所要に
応じ仮想メモリの拡張のためビット長をチェックするマ
ツピング・テーブル装置付設要素３１４／３１５を備え
る。

特に、要素３１４は演算装置とする。

命令レジスタ３１１はコンピュータ２００における命令
のコピーを含み、そのビットＯ〜１５が関連しかつワー
ド命令が関連する限り命令レジスタ３１１はデータ・バ
ス・ライン２０２を介して読込みが行われる。

この命令レジスタ３１１への読込みに対する制御は図面
を簡単にするため図示せず、かかる読込みは同一データ
・バス・ラインを介しコンピュータ自体における対応命
令メモリと共に実現することができる。

まず論理回路３１２は、命令が（レジスタ３１１はいわ
ゆる″に一レジスタ”、前記システム・ハンドブック。

ページ２１５） （ａ）ヘース情報の指示としてレジスタを使用するか、
（ｂ）レジスタ拡張器３１３内の所定アドレスへの読込
みを行うための”特殊な”命令であるかどうかという疑
問につきレジスタ３１１の内容をデコーディングするプ
ログラム・ロクツク・アレイの形態のデコーダを備える
。

この命令は前記Ｐ８００コンピュータ・シリーズの既知
のＷＥＲ（外部レジスタ書込）命令ｌこよって実現する
ことができる（ ” Ｐｒｏｇｒａｒｎｍｅｒ’ｓ ｇ
ｕｉｄｅ”のページ９．０１および” Ｓｙｓｔｅｍｓ
）（ａｎｄｂｏｏｋ” のページ７／１０参照）。

更にこのデコーダはレジスタ拡張器３１３に対するアド
レス（データバスを介して読込む）並にそれに対する読
取および書込制御信号を発生する。

これら読取および書込制御信号はライン３１２Ａを介し
転送される。

これがためレジスタ拡張器３１３は第３図の格納部３に
対応するレジスタ部を備える。

更にライン３２２を介し論理回路３１２は比較装置３１
５から出力信号を供給され、所要に応じライン３１９を
介して出力信号を送出し、この出力信号はライン２０３
を介しコンピュータ２００に供給して所要に応じコンピ
ュータを前述した態様で所定の命令へ分岐されるように
する。

更に論理回路３１２はライン２０３／３１９の他の導体
を介し供給される信号ＴＲＭＮ（Ｓｙｓ ｔｅｍ Ｈａ
ｎｄｂｏｏｋのページ９１６）によってリセットされ、
メモリ・アクセス動作の状態（即ち６アクセス可”およ
び６アクセス不可”）を示すライン３０３上の信号によ
り同期される。

更ζこ、要素３１６はマツピング・テーブル（第３図の
要素１２，１４，１５）を備えるマツピングテーブル装
置である。

一層簡単な形態では要素３１６はインターフェース接続
線だけを備え、従って第３図ではライン１はライン１９
に直接接続する（本例ではそれぞれ３２０，３２１ ）
。

その場合演算装置３１４を用いてライン２０１上のアド
レスとレジスタ拡張器３１３からのアドレス、またはア
ドレス指定されたマツピングテーブル装置からのアドレ
スとを合成して、出力ライン３０１にメモリ・アドレス
を発生させるようにする。

同様に、比較装置３１５はライン２０１および３２１上
のデータを比較することによりオーバーフロー信号を発
生するかまたは発生しない。

レジスタ拡張器３１３への読込みはデータ・ライン２０
２を介して実現することができ、図面を簡単にするため
サイクル制御装置からマツピング・テーブル装置３１６
、比較装置３１５および演算装置３１４への同期ライン
は図示しない。

マツピング・テーブル装置３１６および比較装置３１５
は仮想アドレス指定モードを実現するのに使用される。

拡張器３１２／３１３はライン５ＣＥＩＮおよびＢＩＥ
Ｃ（Ｓｙｓｔｅｍ ）（ａｎｄｂｏｏｋ、ページ９／８
）を介して、内部または外部割込み信号（こより変更で
きるコンピュータの状態に関する通信に参入する。

またデータ・ライン２０２／３０２にはライン増幅器３
１γ／３１８を設ける。

これらのライン増幅器にライン２９９上の信号により選
択的に作動させて、２方向の一方（こおけるデータ信号
の通過を可能ならしめるようにすることができる。

このデータ信号の通過は、ライン３０３上の同期信号に
より論理回路３１２を介して制御することができ、一方
ライン３１９上の信号はコンピュータおよび並列同期の
ための増幅器に供給する。

第６図は第３図に示した装置に関連する作動波形図を示
す。

図中の矢印は左端に数字で示したライン上の信号の因果
関係を示し、原因となる信号はその結果の信号が確立さ
れるまで維持する必要がある。

第７図は第３図の装置の動作の流れ図を示す。

メモリ・アドレス（ユーザ・アドレス）が発生した場合
ブロック５０ｃこ達する。

ブロック５２゜５４．５６，５８，６０，６２，６４，
６６は前述した順次のステップである。

ブロック６８ではセグメント限界との比較が行われる。

ブロック１０はオペレータの操作だけにより実行できる
信号トラップである。

ブロック１２ではアドレス・バス上に物理アドレスが発
生する。

【図面の簡単な説明】

第１図はインデックス・レジスタとして使用されるレジ
スタ群を示す路線図、第２図は既知の命令の構成を示す
路線図、第３図は本発明によるアドレス指定の編成の一
例を示すブロック図、第４図は本発明において使用する
拡張装置の基本構成を示すブロック図、第５図は拡張装
置の実施例を示すブロック図、第６図は第３図の作動説
明波形図、第１図は本発明によるアドレス指定動作の一
例を示す流れ図である。 １・・・・・・命令レジスタ、ＩＡ・・・・・・制御装
置、Ｂ・・・・・・命令レジスタ１の左半部、Ｃ・・・
・・・命令レジスタ１の右半部、３・・・・・・格納部
、４・・・・・・格納部、９・・・・・・演算ユニット
、１０，１１・・・・・・レジスタ部、１２・・・・・
・アドレス・レジスタ／アドレス・デコーダ、１４，１
５・・・・・・マツピング・テーブル部、１１・・・・
・・演算ユニット、２０・・・・・・和レジスタ、１０
０・・・・・・レジスタ群、１０１・・・・・・第２レ
ジスタ部、１０２・・・・・・第２レジスタ部、２００
・・・・・・コンピュータ、２０１．３０’ｌ・・・・
・・アドレス・バス・ライン、２０２，３０２・・・・
・・データ・ライン、２０３．３０３・・・・・・同期
および制御ライン、３００・・・・・・拡張装置、３’
１７，３１８・・・・・・ライン増幅器、４００・・・
・・・メモＩＪ、５００・・・・・・内部データバス。

Claims (1)

【特許請求の範囲】
1. １ ディジタル・データ処理装置においてセグメントに
   分けられたランダムアクセス・メモリをアドレス指定す
   るための物理アドレスを発生するアドレス発生装置であ
   って、指標付きアドレス命令を示すビット列を受信する
   所定の第１ビット幅の入力端を有する命令レジスタ１を
   備え、命令レジスタがオペレーション・コード用の第１
   出力端、インデックス・レジスタ群３，４からインデッ
   クス・レジスタを選択するための第２出力端５および第
   １相対メモリ・アドレス用の第３出力端６を有し、イン
   デックス・レジスタのビット幅が所定の第１ビット幅よ
   り少くとも２５係大きくかつ最大で７５％大きく、イン
   デックス・レジスタ群が第１ビット群を出力する第４出
   力端γおよび第２ビット群を出力する第５出力端８を有
   し、第２ビット群が第２相対メモリ・アドレスを示し；
   更に、第１および第２相対メモリ・アドレスを受信しこ
   れを加算して、第１ビット群と共に完全な論理メモリ・
   アドレスを示す変位量を第６出力端２２に発生する第１
   加算装置９を備え、第４出力端をアドレス・セグメント
   ・テーブル１４装置のアドレス入力端に接続し、アドレ
   ス・セグメント・テーブル装置の各記憶場所には第７出
   力端１９に送出すべきセグメント・ベース識別子を収納
   し、第７出力端は少なくとも所定の第１ビット幅に等し
   くかつ最大で所定の第１ビット幅より５０係大きいビッ
   ト幅を有し；更に、第６および第７出力端に接続され、
   前記ランダムアクセス・メモリに対する絶対アドレスを
   出力する第８出力端を有する出力加算装置を備えたこと
   を特徴とするアドレス発生装置。