JPH04220737A - プロセッサおよびデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、一般的には、デジタル
データプロセッサに関し、特に共働プロセッサとして使
用されるプロセッサに関する。 【０００２】 【従来の技術】プロセッサの価格が安くなるに従って、
より多くのデジタルデータ処理システムが現れ、そのい
くつかは共働プロセッサとして動作している。この共働
プロセッサとは、データ処理のために他のプロセッサと
共働するプロセッサである。従来例の共働プロセッサは
、浮動点演算を行う浮動点ユニットと、端末のような周
辺装置とシステムメモリとの間でのデータの流れを取り
扱うＩ／Ｏプロセッサである。 【０００３】２つの共働プロセッサ間の関係は、概念「
固く結合される」及び「緩く結合される」により記載さ
れた端部を有する連続体に沿って存在する。１つの共働
プロセッサは、共働プロセッサどうしの間における直接
的な作用の度合いが高い場合には、他方の共働プロセッ
サに固く結合されている。例えば、浮動点ユニットどう
しは、一般的には固く結合されている。 【０００４】浮動点ユニットによりサービスを受けるプ
ロセッサは、この浮動点ユニットに対してオペランドを
提供し、行われる動作を表示し、そして、浮動点ユニッ
トから直接的に結果を受信する。この結果は、一般的に
は、結果値を含むのみでなく、浮動点動作の状態を示す
信号をも有する。一方、Ｉ／Ｏプロセッサは、一般的に
は緩く結合されている。 【０００５】これらのＩ／Ｏプロセッサがサービスを提
供するプロセッサとの通信は、一般的にはシステムメモ
リによっている。プロセッサが、データ出力のためにＩ
／Ｏプロセッサの援助を必要とするとき、このプロセッ
サは、出力データと、Ｉ／Ｏプロセッサが自分で行うこ
との説明を、Ｉ／Ｏプロセッサに知られたメモリ内の場
所に配置し、そして、データがメモリ内にあるというこ
とをＩ／Ｏプロセッサに表示する。 【０００６】そこですぐ、Ｉ／Ｏプロセッサは、その表
示に応答してメモリからデータを検索し、その検索デー
タを所望の周辺装置に出力する。これがすむと、Ｉ／Ｏ
プロセッサはこのプロセッサに知られたメモリ内の場所
に動作状態の記録を記憶し、そして、このプロセッサが
メモリ動作を終了したということをプロセッサに表示す
る。このプロセッサは、次に、表示に応答して、出力動
作の状態を決定するためにその場所のデータを読みとる
。 【０００７】メモリ共有の場合の問題は、このメモリを
共有するプロセッサどうしが共働して処理するデータの
フォーマットが一致しなければならないということであ
る。例えば、ホストプロセッサ用の民間に普及している
２つのアーキテクチャは、モトローラ６８０×０のアー
キテクチャとインテル８０×８６のアーキテクチャであ
る。これら２つのアーキテクチャは、連続的に書き込ま
れるバイトをメモリに記憶する順序とポインタ用の互い
に異なるフォーマットを有している。 【０００８】いずれの種類のホストとも使用されるべき
共働プロセッサは、なんとかしてこれらの相違点を扱わ
なければならない。従来技術においてこれらの相違点を
扱う１つの方法は、ホストが、６８０×０マシンである
か叉はインテル８０×８６マシンのいずれであるかを示
す入力を持つ共働プロセッサのピンであった。この解決
方法は、ホストプロセッサがデータを書き込んだのとま
ったく同じ方法で共働プロセッサがデータを読む限り、
十分に役立つ。また、この逆も同様である。このような
解決方法の問題は、この共働プロセッサの速度を低下す
るか、叉は、異なった種類のホストプロセッサの場合に
異なる共働プロセッサ用のコードを書き込むかの選択を
システム設計者に与えるということである。 【０００９】共働プロセッサが、ワード及びバイトを読
み取り、そして、ホストプロセッサが一連のバイトをメ
モリに書き込む場合、共働プロセッサがバイトを読む最
高速の方法は、例えば、ワードの通り行なうことである
。しかし、もしもそのようにされるならば、共働プロセ
ッサは、ホストプロセッサに依存して別々にワードを処
理しなければならない。従って、異なるコードが異なる
ホストマシンに必要となる。コードを書き込む速度及び
費用は、両方ともシステム設計者にとって重要な考慮事
項である。従って、その両方の代替事項は関心を起こさ
せるものではない。 【００１０】 【発明が解決しようとする課題】本発明が解決しようと
する課題は、一連のバイトをワードとして読むと共に、
両方のホストプロセッサに同一コードを使用することが
できるプロセッサを提供することである。 【００１１】 【課題を解決するための手段】ここに開示した発明は、
メモリ内に記憶されたデータ用の互いに異なるフォーマ
ットを使用する他の複数のプロセッサとメモリを共有す
ることができるプロセッサである。このプロセッサは、
データフォーマット依存表示手段を有する少なくとも１
つの命令を備えた命令を実行する。このデータフォーマ
ット依存表示手段は、本発明のプロセッサがメモリを共
有する他のプロセッサにより使用されるデータフォーマ
ットにその動作が依存するということを示す。 【００１２】本発明のプロセッサは、データフォーマッ
トを表示するデータフォーマット信号を受信するデータ
フォーマット信号受信手段と、データフォーマット信号
と、データフォーマット依存表示手段に応答してデータ
フォーマットにより必要とされる命令により特定される
動作を行う動作手段とを有することを特徴とする。 【００１３】 【実施例】本発明のマイクロプロセッサの好適な実施例
の以下の詳細な説明は、まず、マイクロプロセッサが如
何にしてデジタルデータ処理システム内における共働プ
ロセッサとして使用できるかを示し、次に、このマイク
ロプロセッサとこのようなシステムとの間のインタフェ
ースを開示し、そして、説明を続けることである。 【００１４】・システムワード読み取り動作及びシステ
ムワード書き込み動作の共働プロセッサに依存する実行
。共働プロセッサとしてのマイクロプロセッサを使用す
るシステム：図１は、本発明のマイクロプロセッサが共
働プロセッサとして使用されるシステム１０１を示す。 このシステム１０１の構成要素は、メモリ１０２、シス
テムバス１０３、ホストプロセッサ１０５、専用メモリ
（ＰＭＥＭ）１０８を有する本発明のマイクロプロセッ
サ１０７、及びシリアルコントローラ（ＳＣＴＬ）１０
９を有する。 【００１５】これらの構成要素のすべては、システムバ
ス１０３により接続され、そして、ホストプロセッサ１
０５、マイクロプロセッサ１０７及びシリアルコントロ
ーラ１０９は、すべてシステムバス１０３を介してメモ
リ１０２にアクセスする。専用メモリ１０８は、専用バ
ス（ＰＢ）１１０によりマイクロプロセッサ１０７に接
続されている。専用メモリ１０８は、マイクロプロセッ
サ１０７のみが利用可能である。 【００１６】専用メモリ１０８の内容は、マイクロプロ
セッサ１０７により実行されるプログラムであり、そし
て、これらのプログラムの実行に使用されるデータを含
むものであっても良い。好適な実施例では、専用メモリ
１０８は、読み取り書き込みメモリであり、マイクロプ
ロセッサ１０７により実行されるプログラムは、メモリ
１０２から専用メモリ１０８内へマイクロプロセッサ１
０７によってダウンロードされる。 【００１７】図１のシステムでは、マイクロプロセッサ
１０７は、連続通信プロトコルにより送信叉は受信され
るデータを取り扱う共働プロセッサとして動作する。そ
れなりに、マイクロプロセッサ１０７は、連続通信プロ
トコルを介して送信叉は受信されるデータの源（ソース
）叉はデータの行く先となるホストプロセッサ１０５と
、シリアルリンク（ＳＬ）１１１に接続されて、このシ
リアルリンク１１１を介してシリアルプロトコルを送信
及び受信するシリアルコントローラ１０９との間で調停
を行う。 【００１８】システム１０１の動作は、次の通りである
。ホストプロセッサ１０５は、ＳＬ１１１を介してデー
タを送信するために使用するメモリ１０２内の領域ＳＤ
ＡＴＡ１１５と、ＳＬ１１１を介して受信されるデータ
用のＲＤＡＴＡ１１７を維持している。ホストプロセッ
サ１０５は、データを送信したいとき、ホスト命令行列
（ＨＣＱ）１１９内にその趣旨の命令を置く。この命令
は、データ用の宛て先とＳＤＡＴＡ１１５内のデータの
場所を少なくとも有している。 【００１９】ホスト命令行列１１９は、マイクロプロセ
ッサ１０７に知られたメモリ１０２内の場所にあり、マ
イクロプロセッサ１０７は、新しい命令が到着したか否
かを判別するためにホスト命令行列１１９を周期的に調
査する。１つの命令が到着すると、マイクロプロセッサ
１０７は、ＳＤＡＴＡ１１５内において送られるべきデ
ータを探し、それをシリアルコントローラ１０９用の適
当な形に変え、ポインタをデータに付け、そして、命令
をマイクロプロセッサの命令行列（ＭＰＣＱ）１２３内
に置く。 【００２０】この行列は、シリアルコントローラ１０９
に知られたメモリ内の場所にあり、シリアルコントロー
ラ１０９は、マイクロプロセッサ命令行列１２３を周期
的に調査する。シリアルコントローラ１０９が、マイク
ロプロセッサ命令行列１２３の中に命令とポインタを発
見すると、シリアルコントローラ１０９は、このポイン
タにより明示された場所にあるデータを、その命令によ
り明示された方法でシリアルリンク１１１に出力する。 【００２１】シリアルコントローラ１０９が、シリアル
リンク１１１でデータを受信すると、上記の事と逆の事
が起こる。シリアルコントローラ１０９は、受信したデ
ータをＲＤＡＴＡ１１７に置き、そして、ポインタをマ
イクロプロセッサ割り込み行列（ＭＰＩＱ）１２５のデ
ータに付す。マイクロプロセッサ１０７は、周期的にＭ
ＰＩＱ１２５を調査し、そして、このＭＰＩＱ１２５に
ポインタが存在するときに、このポインタにより示され
たデータをホストプロセッサ１０５用の適当なフォーマ
ットに変える。 【００２２】そこで直ちに、マイクロプロセッサ１０７
は、ホスト割り込み行列（ＨＩＱ）１２１内に置けるデ
ータにポインタを有する割り込みメッセージを付し、割
り込み線１３を介してホストプロセッサ１０５に割り込
みをかける。ホストプロセッサ１０５は、この割り込み
に応答してホスト割り込み行列１２１を調べ、そして、
入力データがＲＤＡＴＡ１１７に置かれたということを
割り込みメッセージから判別する。 【００２３】システム１０１とマイクロプロセッサ１０
７との間のインタフェース：図２図２は１３２ピンパッ
ケージ内に置ける単一の集積回路として実施されたマイ
クロプロセッサ１０７の好適な実施例２０１のピンを示
す図である。他の実施例は数個のピンを多重化するもの
であってもよく、また他の実施例では、マイクロプロセ
ッサ１０７は、より大きな集積回路の構成要素であって
もよい。 【００２４】例えば、マイクロプロセッサ１０７とシリ
アルコントローラ１０９は、連続プロトコルの取扱い用
の単一集積回路を形成するように組み合わせても良い。 マイクロプロセッサ１０７は、このような実施例ではそ
れ自身のピンは有しないが、依然として、好適な実施例
２０１のピンを介して送受信された信号にほぼ等価な信
号を送受信する。 【００２５】好適な実施例２０１のうちの特定のピンは
、以下の説明においては特に重要である。それらは、Ｍ
ＡＳＴＥＲ／　《ＳＬＡＶＥ》ピン２０７、《ＢＵＳＡ
ＣＫ》ピン２０３、《ＢＵＳＲＥＱ》ピン２０５、Ｉ／
《Ｍ》ピン２０９、《ＤＴＡＣＫ》ピン２１１及びＣＬ
ＯＣＫピン２１３である。これらのピン及びその他のピ
ンのすべての機能は次の表に要約してある。（本明細書
では、かっこ《》は否定を示す。すなわち、上付きのバ
ーを表す。これは、図面の表示と異なるが、意味すると
ころは同一と理解されたい。） 表 　　　　　　１３２ピンパッケージのピンの説明（完全
非多重インタフェース）　　　　　　　　　　　　　　
記号　　　　　　　　　　形式　　　　　　　　　　　
　　　　　　　　名称／説明　　　　　　　　　　　　
　　　　　　　　　Ａ２３〜Ａ１　　　　　　Ｏ＊　　
　　　メモリ１０２をアドレスするために使用され　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　る２４ビットアドレスバス。アドレス線Ａ０
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　は、１６ビットメモリでは必要とされな
いの　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　で明示していない。このアドレス線
は、１６　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　ビットワードのどのバイトがア
クセスされる　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　べきであったかを選択する
だけである。この　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　情報は、メモリアクセ
ス時に２つの読み取り　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　エネーブルストロ
ーブと２つの書き込みエネ　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　ーブルストロ
ーブにより与えられる。　　　　　　　　　　　　Ｄ１
５〜Ｄ０　　　　Ｉ／Ｏ＊　　　メモリ１０２の読み取
り及び書き込みに使用　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　される１６ビット
データバス。　　　　　　　　　　　　　　　　ＰＡ１
５〜ＰＡ０　　　　Ｏ　　　　　　専用メモリ１０８を
アドレスにするため使用　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　される１６ビッ
ト専用アドレスバス。　　　　　　　　　　ＰＤ２３〜
ＰＤ０　　　Ｉ／Ｏ　　　通常は命令を保持するが、専
用メモリ１０８　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　がＲＡＭの場合にデータ
の記憶に使用しても　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　よい専用メモリ１０
８の読み取り及び書き込　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　みに使用される
２４ビット専用データバス。　　　　　　　　《ＡＳ》
　　　　　　　　Ｏ＊　　　　　アドレスストローブ。 マイクロプロセッサ１　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　０７が、有効なア
ドレスをシステムバス１０　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　３に置いたと
きに活性化する。　　　　　　　　　　　　　　　　　
　　Ｒ／《Ｗ》　　　　　　　Ｏ＊　　　　　読み取り
叉は書き込みのデータバス方向表示　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　子。 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　《ＥＲＥ》　　
　　　　　Ｏ＊　　　　　偶数読み取りエネーブルデー
タストローブ。　　　　　　　《ＯＲＥ》　　　　　　
　Ｏ＊　　　　　奇数読み取りエネーブルデータストロ
ーブ。　　　　　　　《ＥＷＥ》　　　　　　　Ｏ＊　
　　　　偶数書き込みエネーブルデータストローブ。　
　　　　　　《ＯＷＥ》　　　　　　　Ｏ＊　　　　　
奇数書き込みエネーブルデータストローブ。　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　《ＤＴ
ＡＣＫ》　　　　　　Ｉ　　　　　データ転送（読み取
り／書き込み）応答信号　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　。　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　《ＢＵＳＥＲＲ》　　　　　Ｉ
　　　　　システムバスエラー入力信号。　　　　　　
　　　　　　　　　　　《ＩＮＴＩＮ》　　　　　　Ｉ
　　　　　マイクロプロセッサ１０７への割り込み入力
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　。　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
《ＩＮＴＯＵＴ》　　　　　Ｏ　　　　　他のプロセッ
サへの割り込み出力。　　　　　　　　　　　　　　　
《ＰＷＲ》　　　　　　　　Ｏ　　　　　専用メモリ１
０８への書き込み時に活性化す　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　る専用バ
ス書き込みストローブ。　　　　　　　　　　　　　　
　《ＲＥＳＥＴ》　　　　　　Ｉ　　　　　マスタリセ
ット、活性時にすべての３状態ピ　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　ン。 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　《ＴＥＳＴ》　　　
　　　　Ｉ　　　　　低駆動時に３状態すべてのピン。 　　　　　　　　　　　　　　　　　ＣＬＯＣＫ　　　
　　　　　Ｉ　　　　　マスタクロック入力。　　　　
　　　　　　　　　　　　　　　　　　　　　　ＭＡＳ
ＴＥＲ　　　　　　　Ｉ　　　　　マイクロプロセッサ
１０８が、バスマスタか　　　　／《ＳＬＡＶＥ》　　
　　　　　　　　　　叉はバススレーブ（リクエスタ）
であるかを　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　選択する。マイクロプロセッ
サ１０８は、こ　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　のピンがＶＤＤに結合さ
れている場合にはバ　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　スマスタであり、ピ
ンが接地されているとき　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　はバススレーブ
である。　　　　　　　　　　　　　　　　　　　　　
　　　　　　Ｉ／《Ｍ》　　　　　　Ｉ　　　　　シス
テムメモリフォーマットセレクタ。この　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
ピンは「モトローラ」メモリフォーマットを　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　選択するように接地され、叉は、「インテル　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　」メモリフォーマットを選択するようにＶＤ　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　Ｄに結合されるものとする。　　　　　　
　　　　　　　　　　　　《ＢＵＳＲＥＱ》　　　Ｉ：
Ｏ　　　バスリクエスト。マイクロプロセッサ１０７　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　がバスマスタの場合に、それは、システム
バ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　スの使用を要求する他の装置からの入
力であ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　る。マイクロプロセッサ１０７が
バススレー　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　ブの場合に、それは、システ
ムバスの使用を　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　要求する出力として使用
される。　　　　　　　　　　　　　　《ＢＵＳＡＣＫ
》　　　Ｏ：Ｉ　　　バス肯定応答。マイクロプロセッ
サ１０７が　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　バスマスタの場合、それは、
マイクロプロセ　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　ッサ１０７がシステムバ
スの使用を止めたと　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　きに活性化する出力
である。ＰＡＣＥＲがバ　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　ススレーブの場
合、それは、システムバスの　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　使用が認め
られたときに活性化する入力であ　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　る。　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　ＶＤＤ　　　
　　　　　　電力　　　　＋５ボルトの電源接続。　　
　　　　　　　　　　　　　　　　　　　　　　　　　
ＧＮＤ　　　　　　　　　電力　　　　接地（電源復帰
）接続。　　　　　　　　　　　　　　　　　　　　【
００２６】上の表より分かるように、この好適な実施例
は、システム１０１で使用されるように意図されている
。ここでメモリ１０２は、１６ビットワ−ドを有し、そ
して、バイトのアドレスが可能である。システムバス１
０３は、従って、２３本のアドレス線、１６本のデータ
線、及び制御線を有している。 【００２７】ある実施例では、制御信号《ＢＵＳＡＣＫ
》、《ＢＵＳＲＥＱ》、《ＢＵＳＥＲＲ》、ＣＬＯＣＫ
、《ＤＴＡＣＫ》、《ＲＥＳＥＴ》、《ＩＮＴＩＮ》、
《ＩＮＴＯＵＴ》、《ＥＷＥ》、《ＯＷＥ》、《ＥＲＥ
》、《ＯＲＥ》、《ＡＳ》は、システムバス１０３の一
部であってもよい。他の実施例では、それらはシステム
１０１とマイクロプロセッサ１０７との間を調停するマ
イクロプロセッサ１０７の外部の他の論理回路に設ける
か、叉は、この論理回路から受信されるものであっても
よい。 【００２８】好適な実施例のＩＣの構成好適な実施例の
集積回路は、ＣＭＯＳ標準セル技術を用いて構成された
。マイクロプロセッサ１０７用の制御論理回路の多くは
、次のごとく明示された。まず、状態機械が、制御論理
回路の一定の部分について定義された。 【００２９】この状態機械は、制御論理回路の一定の部
分により制御されるシステムの部分の状態と、これら状
態間の移行とにより成るものであった。次に、この状態
機械用のエミュレータは、「Ｃ」言語で記載された。こ
のエミュレータは、状態機械の正しさを確認するために
試験された。そこですぐ、エミュレータ符号が、いわゆ
る「シリコンコンパイラ」への入力として使用された。 【００３０】このシリコンコンパイラの出力は、エミュ
レータ符号により記載された状態機械を構成した好適な
実施例の集積回路の回路の仕様であった。 【００３１】マイクロプロセッサ１０７を構成するため
に使用されたツールは、十分に現状技術内に入るのもの
であった。この事実、及び、マイクロプロセッサ１０７
の論理回路が構成される方法の上記の開示から分かるよ
うに、状態機械の説明は、この状態機械を構成する回路
を作り、かつ、使用する当業者により要求されるものだ
けであった。 【００３２】マイクロプロセッサ１０７の命令アーキテ
クチャ：図１１今まで記載したマイクロプロセッサ１０
７の革新的な点は、マイクロプロセッサ１０７と、この
マイクロプロセッサ１０７を使用するシステム１０１と
の間のインタフェースに関するものであった。他の革新
的な点は、マイクロプロセッサ１０７により実行される
特定の命令に関するものである。つぎの説明は、まず、
マイクロプロセッサ１０７の命令アーキテクチャの概要
を提供し、次に、特に重要な命令を詳細に述べる。 【００３３】図１１は、マイクロプロセッサ１０７の命
令アーキテクチャ１１０１を示し、すなわち、この図は
、マイクロプロセッサ１０７の命令の組の一部の命令よ
りなる符号を書くプログラマに見えるままのマイクロプ
ロセッサ１０７を示す。レジスタ及び命令アーキテクチ
ャ１１０１の他の構成要素の各々は、論理装置を表し、
この論理装置の動作は、その命令の組の命令に明示され
よう。その説明は、以下のレジスタで始める。 【００３４】レジスタ 命令アーキテクチャ１１０１には２５６個の汎用レジス
タ１１０３（０〜２５５）と１４個の専用レジスタが存
在する。汎用レジスタ１１０３２５６個の汎用レジスタ
１１０３は、汎用レジスタファイル１１０４を構成する
。汎用レジスタ１１０３は、マイクロプロセッサ１０７
内で処理されるデータを記憶するために一般的に使用さ
れる。 【００３５】各汎用レジスタは、２４ビット幅のもので
あるが、これらの汎用レジスタは、アドレッシングのた
めに小さく分けてもよい。汎用レジスタ１１０３のアド
レッシングは、図１２に示してある。各汎用レジスタは
、０と２５５との間におけるアドレスによって直接明示
してもよく、叉は、フレームポインタ（ＦＲＭＰＴＲ）
レジスタ１１１７に含まれる値からのオフセットによっ
て明示してもよい。このアドレスされたレジスタ内には
、次の部分を明示してもよい： 【００３６】 ・低バイト１１５７：アドレスされたレジスタのビット
０〜７： ・中間バイト１１５９：アドレスされたレジスタのビッ
ト８〜１５： ・高バイト１１６１：アドレスされたレジスタのビット
１６〜２３； ・低ワード１１６３：アドレスされたレジスタのビット
０〜１５； ・高ワード１１６５：アドレスされたレジスタのビット
０８〜２３；及び、 ・全レジスタ１１６７：アドレスされたレジスタのビッ
ト０〜２３。 【００３７】内部データバス（ＩＤＢ）１１１５につい
ては、汎用レジスタは、ソースレジスタ（読取り動作）
か叉は行き先レジスタ（書き込み動作）のいずれかとな
り得る。汎用レジスタ１１０３がソースの場合、この汎
用レジスタの特定部分は、内部データバス１１１５の下
位のビットに出力される。内部データバス１１１５の残
りのビットは、０にセットされる。汎用レジスタ１１０
３が行き先レジスタの場合、その部分に要求される内部
データバス１１１５のビット数は、内部データバス１１
１５の下位ビットで始まる部分に書き込まれる。 【００３８】上記のことから分かると思われるが、１つ
の汎用レジスタ１１０３からのバイト叉はワードを他の
汎用レジスタ１１０３のバイト叉はワードに書き込むこ
とがソース汎用レジスタまたは行き先汎用レジスタ１１
０３のいずれかの残りの部分を乱さずに可能である。 【００３９】専用レジスタの説明を続けるに、これらの
専用レジスタの大部分は、２４ビット幅のものである。 一般的に、専用レジスタのすべては、大部分の命令につ
いてソース叉は行き先のいずれかにもなり得る。１つの
例外は、アキュムレータ（ＡＣＣ）１１０９である。こ
れは、多くのレジスタの移動の直接的な行き先にはなり
得ない。 【００４０】ＰＳＷ１１１９ ＰＳＷ１１１９はプロセッサ状態ワードレジスタである
。ＰＳＷ１１１９のフォーマットは次の通りである：ビ
ット＃　　　　　１１　　１０　９　　８　　７　　６
　　５　　４　　　３　　　　２　　　１　　０　　　
　　　　　　　　　ＳＷＢ　　Ｔ　　Ｉ　　Ｘ　　Ａ　
　Ｂ　　Ｆ　　Ｌ　　ＥＴ　　ＥＸ　　Ｚ　　Ｃ　　　
　　　　　　　　　　　　　　　　　　　　　ビットの
意味は、次の表に与えてある。 　　簡略記号　　　　　　　完全名称　　　　　　　　
　　　　　　　　　　　　　　　　説明　　　　　　　
　　　　　　　　　　　　　　Ｃ　　　　　　　　桁上
げ　　　　　　　　　　　　　　ＡＬＯ演算からの桁上
げフラグ　　　　　　　　　　　　　　Ｚ　　　　　　
　　ゼロ　　　　　　　　　　　　　　　　ＡＬＵ演算
からのゼロフラグ　　　　　　　　　　　　　　　　Ｅ
Ｘ　　　　　　外部エネーブル　　　　　　外部割り込
みをエネーブルする　　　　　　　　　　　　　　ＥＴ
　　　　　　タイマエネーブル　　　　内部タイマ割り
込みをエネーブルする　　　　　　　　Ｌ　　　　　　
　　ＬＩＦＯ割り込み　　　　内部ＬＩＦＯがオーバー
フロー／アンダー　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　フローするときに
セットする　　　　　　　　　　　　　　　　Ｆ　　　
　　　　　ＦＲＭＰＴＲ割り込　　ＦＲＭＰＴＲの加算
／減算がオーバーフロ　　　　　　　　　　　　　　み
　　　　　　　　　　　　　　　　　　ー／アンダーフ
ローするときにセットする　　　　Ｂ　　　　　　　　
バス誤り例外　　　　　　　　《ＢＵＳＥＲＲ》ピンが
表明されるときに　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　セットする　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　Ａ　　　　　　　　アドレス誤り例外　　　　
奇数のアドレスが、ワード叉は長Ｉ／Ｏ用　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　に使用されるときにセットする　　　　　　　　
　　　　　　Ｘ　　　　　　　　外部割り込み　　　　
　　　　外部割り込みが認識されたときにセットす　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　る　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　Ｉ　
　　　　　　　不正命令　　　　　　　　　　　　不正
命令が復号されたときにセットする　　　　　　Ｔ　　
　　　　　　タイマ割り込み　　　　　　内部タイマが
割り込むときにセットする　　　　　　ＳＷＢ　　　　
バイト交換ビット　　　　Ｉ／Ｎの影響を逆にするため
にセットする　　【００４１】　リセットにおいては、
ＰＳＷ１１１９のすべてのビットが０にクリアされる。 かくして、桁上げ及びゼロフラグはクリアされ、外部割
り込み及びタイマ割り込みはエネーブルされない。 【００４２】ＰＳＷ１１１９は、まさに他の専用レジス
タのように読取り叉は書き込みされてもよい。この場合
、書き込みは、しばしば、割り込みエネーブルフラグの
１つ叉はＳＷＢビットを変更するためにしばしば使用さ
れる。しかし、ビット４〜１０、すなわち、割り込み状
態フラグビットの場合、動作命令はこれらのビットをク
リアすることができるだけであり、これらのビットは、
動作命令によりセットすることはできない。換言すれば
、０を書き込むと、割り込み状態ビットがクリアされ、
１を書き込むと、割り込み状態ビットは変化されずに残
る。 【００４３】従って、特定の割り込み状態をクリアする
ためには、クリアしないことを望まれる割り込み状態ビ
ットは、このＰＳＷ１１１９に書き込まれるワード内で
１にセットされてそれを変更すべきである。クリアする
ことが望まれる割り込み状態ビットは、ＰＳＷ１１１９
に書き込まれるワードの対応ビット位置において０を有
するべきである。 【００４４】ＡＣＣ１１０９は、２４ビットレジスタで
ある。これは、ＡＬＵ１１０７による演算の結果を記憶
する。８ビット叉は１６ビットのＡＬＵ演算の場合、Ａ
ＣＣ１１０９の２４ビットすべては、影響を受けるが、
その８個叉は１６個の下位ビットだけが有効な情報を有
する。 【００４５】内部データバス１１１５については、ＥＣ
Ｃ１１０９は、ソースのみとなるが、ＡＬＵ１１０７に
その内部データに対し如何なる演算もさせないことによ
り、汎用レジスタ１１０３からＡＣＣ１１０９にローデ
ィングを可能にする命令が存在する。ＥＣＣ１１０９も
、また、ＥＬＵ１１０７にその入力値に対し如何なる演
算もさせないことによってＢレジスタ１１０５から格納
してもよい。 【００４６】Ｂレジスタ１１０５Ｂレジスタ１１０５は
、２４ビットレジスタである。これは、ＡＬＵ演算命令
についてＡＬＵ１１０７にオペランドの一つを提供する
。ＡＬＲ１１４５ＡＬＲ１１４５は、２４ビットのアド
レスラッチである。これは、システムメモリ１０２の読
取り動作用の有効なアドレスを保持するために使用され
る。 【００４７】ＡＬＷ１１４６ ＡＬＷ１１４６は、２４ビットのアドレスラッチである
。これは、システムメモリ１０２に対する書き込み動作
用の有効なアドレスを保持するために使用される。 【００４８】ＩＬ１１４９ ＩＬ１１４９は、外部システムメモリの読取り動作から
の入力データを保持するために使用される２４ビットレ
ジスタである。その命令の組は、８ビットの読取り、１
６ビットの読み取り、及び、２４ビットの読取りを定義
する。この２４ビットの読取りは、実際には、システム
メモリ１０２内の連続的なアドレスの場所に対し２シス
テム読取りを行う。 【００４９】ＯＬ１１５１ ＯＬ１１５１は、外部システムメモリ書き込み動作用の
出力データを保持するために使用される２４ビットレジ
スタである。その命令の組は、８ビットの書き込み、１
６ビツトの書き込み及び２４ビットの書き込み命令を定
義する。この２４ビットの書き込み命令は、実際には、
連続するアドレスの場所に２システム書き込みを行う。 【００５０】ＦＲＭＰＴＲ１１１７ ＦＲＭＰＴＲ１１１７は、８ビットレジスタである。汎
用レジスタ１１０３は、ＦＲＭＰＴＲ１１１７に記憶さ
れた値から＋１２７〜−１２７にわたるオフセットによ
ってアドレスされてもよい。ＦＲＭＰＴＲ１１１７は、
内部データバス１１１５から読み取られ及びこれに書き
込まれても良く、従って、サブルーチンが開始されると
き待避され、且つ、新しい値にセットされ、そして、こ
のサブルーチンからの復帰時にその古い値に復旧されて
もよい。これにより、サブルーチンにより使用される局
部変数のスタックとして汎用レジスタ１１０３を使用す
ることが可能となる。 【００５１】ＰＣ１１２７ ＰＣ１１２７は、１６ビツトのプログラムカウンタであ
る。これは、内部ＲＯＭ及び（叉は）専用メモリ１０８
の両方に記憶された命令へのアクセスによってプログラ
ムの流れを制御するために使用される。各クロックサイ
クル時に、ＰＣの出力は一時的に１６ビットラッチに記
憶される。このラッチから、そのデータは、後入れ先出
し（ＬＹＦＯ）スタック１１２５に記憶することができ
る。 【００５２】このスタックは、サブルーチンの復帰と割
り込みの復帰を実施するために使用される。ＰＣ１１２
７への入力は、ＬＩＦＯ１１２５と内部データバス１１
１５からのものである。その出力はＬＩＦＯ１１２５，
ＩＤＢ１１１５及び専用データバス１０８に与えられる
。 【００５３】注意：ＰＣ命令により移動を実施する場合
、このＰＣ命令は、１６ビット幅のみのものであるので
、ＰＣビットの上の６ビット（２１〜１６）は、内部ス
タックポインタの現在の値を含んでいる。この値は、実
際には、内部スタックに関するアドレスの数の合計であ
る。これらのビットは、致命的な誤りを持つプログラム
の事後分析中、調査のためＬＩＦＯ１１２５のポップオ
フに対して、多くのアドレスを知らせ得るように設けら
れている。ＰＣへの移動は、このＰＣの１６ビットに影
響するだけである。 【００５４】ＩＴ１１２３ ＩＴ１１２３は、２４ビットの内部タイマレジスタであ
る。これは、この内部タイマレジスタが０になって、お
そらく、割り込みを発生したときにダウンカウンタを初
期化し、かつ、再びこのダウンカウンタにローディング
をするために使用される値を含んでいる。 【００５５】ＳＴＡＣＫＲＥＧ１１３３ＳＴＡＣＫＲＥ
Ｇ１１１３は、「ポップスタック」命令が実行されると
きにＬＩＦＯ１１２５からの出力を記憶するために使用
される１６ビットのレジスタである。このポップスタッ
ク命令とＳＴＡＣＫＲＥＧ１１１３は、破局的な例外に
関する割り込み処理ルーチンにのみ使用されるように、
すなわち、ＦＲＭＰＴＲ叉はＬＩＦＯオーバーフロー／
アンダーフローの例外、叉は、バスエラー叉はアドレス
エラーの例外を取り扱うように意図されている。ＳＴＡ
ＣＫＲＥＧ１１３３により、ＬＩＦＯ１１２５の内容は
、なぜ破滅的な故障が生じたかを判別するための事後解
析中に検査することが可能となる。 【００５６】マイクロプロセッサ１０７における命令マ
イクロプロセッサ１０７により実行される命令の特定の
態様は、特に重要である。これらの態様の説明は、一般
的にマイクロプロセッサ１０７での命令の実行の説明で
始まるが、これらの態様が、この命令の幾つかに現れる
場合の態様を取り扱う。 【００５７】マイクロプロセッサ１０７における命令の
実行：図２１ プロセッサにおける命令の実行を加速するために広く使
用されている１つの技術は、パイプライニング方式であ
る。どんな命令の実行も、幾つかの段階を有している。 例えば、１つのレジスタから他のレジスタへデータを移
動するＭＯＶＥ命令の場合、ＭＯＶＥ命令を取り出し、
これを復号化してこれがＭＯＶＥ命令であるということ
を決定し、かつ、どのレジスタが移動されるデータのソ
ースとなるか、及び行き先となるかを決定し、かつ、ソ
ースレジスタから行き先レジスタへデータを移動するこ
とにより命令を実際に実行することが一般的に必要とな
る。 【００５８】命令の実行がパイプライン方式の場合、実
行段階が、互いに異なる命令で並列に行われる。例えば
、もしも、パイプライン方式のプロセッサが、順序ｎ１
、ｎ２及びｎ３で３つの命令を実行する場合、このプロ
セッサは、ｎ１での実行段階、ｎ２での復号段階及びｎ
３での取り出し段階を同時に実行してもよい。 【００５９】マイクロプロセッサ１０７は、２つのパイ
プラインを有している。その最初のパイプラインは、命
令パイプラインである。どの命令の実行も、３つの段階
、すなわち、取り出し、復号化及び実行に分割され、こ
れらの段階は平行して行われる。従って、マイクロプロ
セッサ１０７は、ＣＬＯＣＫ信号５０１のサイクル当た
り１つの命令を実行することが一般的に可能である。 第２のパイプラインはＩ／Ｏ命令パイプラインである。 これは、命令パイプラインとは独立にＩ／Ｏ命令の実行
のより後の段階を取り扱う。 【００６０】図２１は、これら２つのパイプラインの動
作を示す。各パイプラインの動作は、表の形で示してあ
り、その行は、命令実行段階に対応し、列は、ＣＬＯＣ
Ｋ５０１のサイクルに対応する。表１９０１は、命令パ
イプラインを表わし、表１９０９は、Ｉ／Ｏパイプライ
ンを表わす。すでに述べたように、命令パイプライン１
９０１には３つの実行段階がある。すなわち、取り出し
（Ｆ）段階１９０３、復号化（Ｄｅ）段階１９０５及び
実行（Ｅ）段階１９０７である。 【００６１】Ｉ／Ｏパイプライン１９０９には２つの段
階がある。すなわち、ボックス１１３５により図１１に
示したマイクロプロセッサ１０７のＩ／Ｏサブシステム
のレジスタに、演算に要するアドレスをローディングす
るローディング段階（Ｌ）１９１１と、アドレスとデー
タをバス１０３を介して転送する実行Ｉ／Ｏ段階（ＥＩ
Ｏ）１９１３である。ＥＩＯ段階１９１３は、データの
転送が完了するまで、すなわち、《ＤＴＡＣＫ》信号が
メモリ１０２から受信されるまで続く。 【００６２】最小限、ＥＩＯ段階１９１３は、バイトと
ワードの読み取り及び書き込みの場合には、２クロック
サイクル続き、そして、バイトとワードの読み取り−変
更−書き込み及びポインタの読み取り及び書き込みの場
合には４クロックサイクル続く。もしも、マイクロプロ
セッサ１０７が、バスへのアクセスを待たなければなら
ない場合、叉は、メモリ１０２が直ちに応答できない場
合は、さらに別のサイクルが要求される。 【００６３】図２１は、４つの命令、すなわち、入力ラ
ッチ１１４９からメモリ１０２に対しデータを書き込む
システム書き込み命令ＳｙｓＷ１、出力ラッチ１１５１
からデータを書き込む第２のシステム書き込み命令Ｓｙ
ｓＷ２、Ｉ／Ｏ命令を除くどんな命令にもなり得るＮＩ
Ｏ１、及び、他のこのような命令ＮＩＯ２のシーケンス
の実行を示す。 【００６４】サイクルｎでは、命令パイプライン１９０
１は、ＳｙｓＷ１のＦ段階１９０３を実行し、サイクル
ｎ＋１では、ＳｙｓＷ２のＦ段階１９０３と、ＳｙｓＷ
１のＤｅ段階１９０５を実行し、サイクルｎ＋２では、
ＮＩＯ１のＦ段階１９０３、ＳｙｓＷ２のＤｅ段階１９
０５、及びＮＩＯ１のＥ段階１９０７を実行する。以下
同様である。 【００６５】Ｉ／Ｏパイプライン１９０９は、サイクル
ｎ＋２でＳｙｓＷ１を受け、そして、同一サイクル内で
それに対してローディング段階Ｌ１９１１を行う。サイ
クルｎ＋３では、Ｉ／Ｏパイプライン１９０９は、Ｓｙ
ｓＷ２に対し段階Ｌと、ＳｙｓＷ１に対しＥＩＯ段階１
９１３を行う。この段階は、ＳｙｓＷ１については２サ
イクル、すなわち、サイクルｎ＋４まで続く。従って、
ＳｙｓＷ２は、サイクルｎ＋５までＥＩＯ段階１９１３
を開始することができない。ＥＩＯ段階１９１３は、Ｓ
ｙｓＷ２については３サイクル以上続き、そして、Ｓｙ
ｓＷ２は、図２１に示した最後のサイクルｎ＋７におけ
るその段階に依然としてある。 【００６６】Ｉ／Ｏパイプライン１９０９は、命令パイ
プライン１９０１とは独立に動作するので、命令パイプ
ライン１９０１の命令の実行は、ＥＩＯ段階１９１３が
ＳｙｓＷ１叉はＳｙｓＷ２について完了するまで待つ必
要はない。Ｉ／Ｏが続行している間、命令パイプライン
１９０１は、ＮＩＯ１とＮＩＯ２を実行する。もちろん
、Ｉ／Ｏパイプライン１９０９を待つために命令パイプ
ライン１９０１を停止することは時々必要となるかもし
れない。 【００６７】この状態が起こるのは、次のＩ／Ｏ命令が
Ｅ段階１９０７を開始したときにすでにＬ段階１９１１
にＩ／Ｏ命令が存在していた場合である。他のこのよう
な状態は、Ｉ／Ｏパイプ１９０９により依然として実行
されていたＩ／Ｏ命令により提供されつつあったＮＩＯ
命令のＥ段階１９０７におけるデータを、このＮＩＯ命
令が必要とした場合に起こる。 【００６８】命令フォーマット：図１３図１３はマイク
ロプロセッサ１０７により実行される「ＭＯＶＥ（移動
）」命令を示す。この図から分かるように、マイクロプ
ロセッサ１０７の命令は、２４ビットの命令ワード１２
０１からなっている。この命令の大部分は、単一命令ワ
ード１２０１からなる。しかし、２４ビットの文字通り
の定数に関する幾つかの「ＭＯＶＥ」命令及び「ＬＯＡ
Ｄ」命令は、２ワードを必要とする。 命令パイプライン１９０１が停止される時を除き、マイ
クロプロセッサ１０７は、クロックサイクル当たり１命
令ワード１２０１を取り出す。 【００６９】「ＭＯＶＥ」命令：図１３及び１４「ＭＯ
ＶＥ」命令は、マイクロプロセッサ１０７のレジスタど
うしの間でデータを移動させる。データを移動する元の
（ソース）レジスタはソースレジスタであり、データを
受けるレジスタは行き先レジスタである。移動命令には
４つの種類がある。すなわち、 【００７０】・ソースレジスタと行き先レジスタの両方
が汎用レジスタ１１０３である種類０、・汎用レジスタ
１１０３がソースレジスタであり、そして、特別レジス
タの１つが行き先レジスタである種類１、・特別レジス
タの１つが、ソースレジスタであり、汎用レジスタ１１
０３の１つが行き先レジスタである種類２、及び、・特
別レジスタがソースレジスタであり、もう１つの特別レ
ジスタが行き先レジスタである種類３。 【００７１】種類０の命令は、図１３の１２２５として
示した部分に示してある。これらの命令は、２つのワー
ド、すなわち、命令ワード１（ＩＷ１）１２１５と命令
ワード２（ＩＷ２）１２１７を有する。ＩＷ１　　１２
１５で始まり、上位の桁４ビットは、演算符号（ＯＰＣ
ＯＤＥ）１２０３を有し、次の４ビットは、ドントケア
フィールド１２０５であり、続く４ビットのＴＹＰＥ１
２０７は、移動命令の種類を特定する。 【００７２】種類０で、ＴＹＰＥ１２０７は、値０００
０を有し、ＳＩＺＥフィールド１２０９は、ソースの汎
用レジスタ１１０３の内容のどんな部分が行き先汎用レ
ジスタ１１０３へ移動されるべきかを示す。この符号及
びこの符号が特定する汎用レジスタ１１０３の部分は次
の通りである： 【００７３】 ＳＩＺＥ符号　　　　　　　　レジスタ部００１　　　
　　　　　　　低バイト１１５７０１０　　　　　　　
　　　中間バイト１１５９１００　　　　　　　　　　
高バイト１１６１０１１　　　　　　　　　　低ワード
１１６３１１０　　　　　　　　　　高ワード１１６５
１１１　　　　　　　　　　全レジスタ１１６７参照番
号は図１２に関するものである。 【００７４】残りの９ビットは、ソースレジスタである
汎用レジスタ１１０３を特定する。Ｆビット１２１１は
、汎用レジスタ１１０３がフレームポインタ１１１７か
らのオフセットによって特定されるか否かを示す。もし
特定されるならば、汎用レジスタのソースフィールド１
２１３は、オフセットを含む。もしも特定されないなら
ば、汎用レジスタのソースフィールド１２１３は、汎用
レジスタ１１０３の番号を含む。 【００７５】命令ワードに１２１７の１２個の上位のビ
ットは、ドントケアビット１２１９である。そのビット
９〜１１は、ＳＩＺＥフィールド１２０９であり、命令
ワード２１２１７のＳＩＺＥ１２０９の符号は、データ
を受ける行き先汎用レジスタ１１０３の部分を特定する
。命令ワード２１２１７におけるＳＩＺＥによって特定
される部分が、命令ワード１１２１５におけるＳＩＺＥ
によって特定される部分より大きい場合、上位のビット
は、０で充填され、もしもその部分が小さいならば、余
分な上位のビットは廃棄される。 【００７６】残りの９ビットは、Ｆフィールド１２１１
と汎用レジスタ行き先フィールド１２２１を含む。これ
らは、協力して、対応するフィールドが命令ワード１１
２１５のソース汎用レジスタを特定するのと同じ方法で
行き先汎用レジスタ１１０３を特定する。 【００７８】種類０の移動命令１２１５の実行は、パイ
プライン図表１２２３に示してある。サイクルｎにおい
ては、ＩＷ１　　１２１５が取り出される。サイクルｎ
＋１においては、ＩＷ２　　１２１７が取り出され、そ
して、ＩＷ１　　１２１５が復号化される。この復号化
は、どの汎用レジスタ１１０３がソースレジスタである
かの計算と、ＳＩＺＥフィールド１２０９によって特定
される部分を内部データバス１１１５に接続されたラツ
チ内へ読み込みを必要とする。 【００７９】サイクルｎ＋２では、ＩＷ２　　１２１７
は復号化されてどの汎用レジスタ１１０３が行き先レジ
スタであるかを決定し、そして、同一サイクルで、ラッ
チの内容が、ＳＩＺＥフィールド１２０９により特定さ
れた行き先汎用レジスタ１１０３の部分に読み込まれる
。 【００８０】種類１と種類２の移動命令は、１２３３と
して図１３の部分に示してある。種類１の命令は、その
ソースとしての汎用レジスタ１１０３と、その行き先と
しての特別レジスタを有している。種類２の命令は、そ
のソースとして特別レジスタと、その行き先としての汎
用レジスタ１１０３を有している。種類フィールド１２
０７の値を除き、その二つの種類のフォーマットは同一
である。 【００８１】上位の４ビットは、演算コード１２０３で
あり、次の４ビットのＳＰＲ１２２７は、特別レジスタ
の一つを特定する符号であり、そして、次ぎにＳＩＺＥ
フィールド１２０９が続き、最後に、Ｆフィールド１２
１１と、汎用レジスタ１１０３を特定するＧＲフィール
ド１２２９が来る。特別レジスタ及び汎用レジスタがソ
ース及び行き先であるか或いはまたこの逆であるかは、
ＴＹＰＥフィールド１２０７の値に依存する。ＳＩＺＥ
の効果は次の通り； 【００８２】・汎用レジスタ１１０３がソースレジスタ
の場合、ＳＩＺＥ１２０９により特定される部分は、２
４ビットより少なく、その特定部分は、ＩＤＢ１１１５
の下位のビットに置かれ、そして、残りのビットは、０
にセットされる。・もしも汎用レジスタ１１０３が行き
先レジスタであり、そして、ＳＩＺＥ１２０９により特
定される部分が２４ビットより少ない場合、この特定部
分は、ＩＤＢ１１１５の下位のビットから書き込まれる
。 【００８３】命令パイプライン１９０１の種類１叉は種
類２のＭＯＶＥ命令の実行は、図表１２３１に示してあ
る。サイクルｎでは、命令が取り出され、サイクルｎ＋
１では、ソースと行き先が決定され、サイクルｎ＋２で
は、データがソースから行き先へＩＤＢ１１１５を介し
て書き込まれる。 【００８４】種類３の移動命令は、ソース特別レジスタ
から行き先特別レジスタへデータを移動させる。この命
令は、図１４に参照番号１２４１で示してある。この命
令は、ビット２０〜２３での演算コード１２０３、行き
先特別レジスタを特定するビット１６〜１９のコード、
ビット１２〜１５でのＴＹＰＥ１２０７、及びソース特
別レジスを特定するビット０〜３での符号を有している
。ビット４〜１１は、「ドントケア」ビットである。 ＳＩＺＥフィールド１２０９の不存在が意味するように
、この命令は、常に、２４ビットを移動させる。パイプ
ラインでの実行は、種類１と種類２の命令の場合とほぼ
同一である。 【００８５】マイクロプロセッサ１０７のシステムメモ
リＩ／Ｏ：図２と図９マイクロプロセッサ１０７が種々
のシステムでの効率的及び融通制ある使用に特に適して
いる別の領域は、システムメモリＩ／Ｏである。システ
ムメモリＩ／Ｏでは、データは、システムバス１０３を
介してメモリ１０２から読み取られ、そして、メモリ１
０２に書き込まれる。マイクロプロセッサ１０７の好適
な実施例２０１では、マイクロプロセッサ１０７は、１
６本のデータラインと２３本のアドレスラインによって
システムバス１０３に接続されている。 【００８６】各アドレスは、メモリ１０２内の１６ビッ
トワードを特定する。マイクロプロセッサ１０７により
実行されるシステムＩ／Ｏ動作は、バイト、１６ビット
ワード、及び２４ビットポインタの読み取り及び書き込
み、並びに、バイト及びワードの読取り−変更−書き込
みを含む。バイトの読取りの場合、信号《ＥＲＥ》及び
《ＯＲＥ》（図２参照）は、アドレスにより特定された
ワードの偶数バイト叉は奇数バイトが読まれているか否
かを特定する。バイトの書き込みの場合に、対応する信
号は、《ＥＷＥ》と《ＯＷＥ》である。 【００８７】図９は、システムメモリバイト読みだしの
タイミングを示す。すなわち、マイクロプロセッサ１０
７がバス１０３に対し一度アクセスをすると、バイト読
み出しは、バス１０３で最小２サイクルのクロック５０
１を必要とする。すなわち、１つは、アドレス、アドレ
スストローブ信号《ＡＳ》及び《ＥＲＥ》叉は《ＯＲＥ
》のいずれかをバスに与えるものであり、もう１つは、
バス１０３からデータを受信するためのものである。こ
のタイミングは、バイトの書き込み及びワードの読取り
及びワードの書き込みについて上に示したものとほぼ同
様である。 【００８８】２４ビットのポインタの読取り及び書き込
み動作には、４サイクルが必要である。すなわち、ポイ
ンタの２バイトについて上記の２サイクル及び第３のバ
イトについての更に２サイクルである。読取り−変更−
書き込み命令には最小４サイクルが必要である。すなわ
ち、読取りに２サイクル、書き込みに２サイクルである
。メモリ１０２が直ちに応答することができない場合、
更に時間がＩ／Ｏ動作のどれにも要求される可能性があ
る。 【００８９】この理由で、メモリ１０２が、データを読
取り動作で提供したとき、叉は、書き込み動作でデータ
を受信したときに、メモリ１０２は、マイクロプロセッ
サ１０７へ《ＤＴＡＣＫ》信号を提供する。マイクロプ
ロセッサ１０７は、読取り動作叉は書き込み動作の第２
番目のサイクルを完了する前に、《ＤＴＡＣＫ》信号を
待つ。 【００９０】 Ｉ／Ｏの部分１１３５：図１１ マイクロプロセッサ１０７のシステムＩ／Ｏ命令用の命
令アーキテクチャは、図１１のＩ／Ｏの部分１１３５に
示してある。部分１１３５のレジスタは、内部データバ
ス１１１５によって利用可能である。プログラマ明示可
能レジスタは、読取り動作時に、２４ビットのアドレス
をローディングされるＡＬＲ１１４５、書き込み動作時
にアドレスをローディングされるＡＬＷ１１４６、読取
り動作時にシステムバス１０３からデータを受信する入
力ラッチ１１４９、及び、書き込み動作時にシステムバ
ス１０３に書き込まれるデータを受信する出力ラッチ１
１５１を有する。 【００９１】入力ラッチ１１４９と出力ラッチ１１５１
は、２４ビットレジスタである。バイトＩ／Ｏ動作は、
８個の下位ビットを読み取り、叉は、書き込み、ワード
動作は、１６個の下位ビットを読み取り、叉は、書き込
み、そして、ポインタ動作は、全レジスタを読み取り、
叉は、書き込む。 【００９２】部分１１３５は、更に、Ｉ／Ｏパイプライ
ン１９０９の一部であるレジスタを有している。影アド
レスラッチ（ＳＡＬ）１１４１は、前のＩ／Ｏ命令がＥ
ＩＯ段階１９１３を離れる前に、ローディング段階１９
１１に入ったＩ／Ｏ命令のアドレスを保持する。影出力
ラッチ（ＳＯＬ）１１５５は、続くＩ／Ｏ命令がローデ
ィング段階１９１１を開始し、かくして、書き込み動作
が完了する前にＯＬ１１５１をローディングに利用可能
にするときに、ＥＩＯ段階１９１１にある書き込み命令
により出力されるべきデータを保持する。 【００９３】Ｉ／Ｏパイプライン１９０９の動作は、次
の通りである。Ｉ／Ｏ命令がローディング段階１９１１
に入るときにパイプラインが空の場合、ＡＬＲ１１４５
は、Ｉ／Ｏ命令が読み取り命令の場合にローディングさ
れる。もしもそれが書き込み命令の場合、ＯＬ１１５１
は、前のＭＯＶＥ命令によりローディングされており、
ローディング段階１９１１は、ＡＬＷ１１４６にローデ
ィングする。 【００９４】書き込み命令に関するＥＩＯ段階１９１３
の最初のサイクル時に、ＯＬ１１５１の内容が、ＳＯＬ
１１５５に移動されて、同じサイクル叉は後でＭＯＶＥ
命令によりローディングされるべきＯＬ１１５１を解放
する。マイクロプロセッサ１０７がバス１０３に対する
アクセスを得た後で、ＥＩＯ段階１９１３の第１のサイ
クル時に、ＳＯＬ１１５５のデータとＡＬＷ１１４６の
アドレスが、メモリ１０２が《ＤＴＡＣＫ》信号で応答
するまで、バス１０３に出力される。 【００９５】次のＩ／Ｏ命令がローディング段階１９１
１に入るときにすでにＩ／Ｏ命令がパイプライン１９０
９に存在するならば、アドレスは、ＳＡＬ１１４１にロ
ーディングされる。最後に、ＳＡＬ１１４１のレジスタ
にローディングする実行段階１９０７を有するＩ／Ｏ命
令が、復号化段階１９０５に達するときに、ＳＡＬ１１
４１が満杯の場合、命令パイプライン１９０１は、その
レジスタが利用可能となるまで動作を停止される。 【００９６】好適な実施例２０１では、Ｉ／Ｏ動作を代
表するアドレス及びデータの処理はＩ／Ｏの部分で行わ
れるので、ＡＬＵ１１０７は、同時に他の動作を行って
もよい。この処理の一例は、オフセット加算器１１３９
である。アドレスが、ＡＬＲ１１４５叉はＡＬＷ１１４
６にローディングされるときに、Ｉ／Ｏ命令で明示され
たオフセット１１３７は、そのアドレスに加えてもよい
。 【００９７】更に、命令は、Ｉ／Ｏ動作用のアドレスの
ソースとしてＡＬＲ１１４５叉はＡＬＷ１１４６のいず
れかを明示し、かつ、その明示されたレジスタの現在の
内容にそのオフセットを加えるためにオフセット加算器
１１３９を使用してもよい。図１１から分かると思われ
るが、これは、アドレス入力をオフセット加算器１１３
９に提供する内部データバス１１１５に対しＡＬＲ１１
４５とＡＬＷ１１４６の出力を接続するバスを用いて実
施される。 【００９８】この処理の他の例は、ＡＬＲ１１４５とＡ
ＬＷ１１４６の両方を設け、そして、入力ラッチ１１４
９の出力と影出力ラッチ１１５５の入力との間に接続部
を設けている。これらの特徴をまとめて考えると、メモ
リ１０２の１つの場所からメモリ１０２の他の場所への
データの効率的な移動が可能となる。 【００９９】読み取りアドレスと書き込みアドレスの両
方は、ＡＬＲ１１４５とＡＬＷ１１４６で利用可能であ
り、かつ、入力ラッチ１１４９が書き込み動作用のデー
タのソースとして利用可能であるので、書き込み動作は
、読み取り動作にすぐ続くものであってもよく、メモリ
１０２の１つの場所から他の場所へのワード叉はバイト
の転送には最小４サイクルが必要となる。 【０１００】最後に、ＡＮＤ／ＯＲ選択論理回路が、一
方で、ＩＬ１１４９とＯＬ１１５１の間に設けられ、そ
して、ＳＯＬ１１５５が他方で設けられている。これに
より、（前のＭＯＶＥ命令によりローディングされる）
ＯＬ１１５１の内容は、ＩＬ１１４９の内容とＡＮＤ結
合叉はＯＲ結合することができ、かくして、メモリ１０
２からのデータの読み取りが可能となり、このデータを
ＯＬ１１５１のマスクによって変更し、かつ、最小４サ
イクルでメモリ１０２にそのデータを書き戻すことが可
能となる。 【０１０１】 Ｉ／Ｏ命令：図１５、図１９及び図２０マイクロプロセ
ッサ１０７は、３つのＩ／Ｏ命令、即ち、ＲＥＡＤ（読
み取り）命令、ＷＲＩＴＥ（書き込み）命令及びＲＥＡ
Ｄ−ＭＯＤＩＦＹ−ＷＲＩＴＥ（読み取り−変更−書き
込み）命令を有している。これら３つの命令すべてのフ
ォーマットは、図１５に示してある。ＲＥＡＤ命令は、
参照数字１３０１により識別され、ＷＲＩＴＥ命令は、
参照数字１３１３により識別され、そして、ＲＥＡＤ−
ＭＯＤＩＦＹ−ＷＲＩＴＥ命令は、参照数字１３１９に
より識別される。 【０１０２】図１５から明かなように、Ｉ／Ｏ命令のす
べては、共通の数個の特徴を有している。まず上位ビッ
トでは、ビット２０〜２３は、これら３つの命令の各々
ごとに異なる演算コードであり、ビット１２〜１９は、
Ｉ／Ｏ動作に使用されるアドレスを得るために、ポイン
タの値に加えられる８ビットのオフセット値である。 【０１０３】Ｉ／Ｏサイズ（ＩＯＳ）フィールド１３０
７（ビット１１と１０）は、Ｉ／《Ｍ》ピン２０９、１
６ビットワードのフォーマットと２４ビットポインタに
関連して読み取り叉は書き込まれるべきデータの大きさ
を示す。ビット０〜８は、ポインタ（ＰＴＲ）フィール
ド１３１１を構成し、このＰＴＲフィールド１３１１は
、マイクロプロセッサ１０７のレジスタを特定する。 このレジスタはポインタとして使用されるべき値、即ち
、Ｉ／Ｏ動作でメモリ１０２の場所を表す値を含んでい
る。 【０１０４】その特定されたレジスタは、汎用レジスタ
１１０３か、叉は、特別レジスタの１つ、もっとも一般
的なものとしてはＡＬＲ１１４５叉はＡＬＷ１１４６の
いずれかであってもよい。汎用レジスタ１１０３の場合
、このレジスタは、ＧＲフィールド１２２９のその番号
によって直接的に明示されるか、叉は、フレームポイン
タ１１１７の値からのオフセットによって間接的に明示
される。ＭＯＶＥ命令の場合のように、Ｆビット１２１
１は、どんなモードが使用されているかを示す。特別レ
ジスタの場合、ＳＲフィールド１３１２は、この特別レ
ジスタ用のコードを含んでおり、一方、ビット４〜８は
、ドントケアフィールド、ここではＤＣ１３１０である
。 【０１０５】上記の共通のフィールドから分かるように
、マイクロプロセッサ１０７は、ほぼ次のごとくＩ／Ｏ
命令を実行する。即ち、復号段階１９０５では、ポイン
タフィールド１３１１により示されるポインタは内部デ
ータバス１１１５のソースとされる。実行段階１９０７
では、ポインタ値は、Ｉ／Ｏ命令の種類に依存して、内
部データバス１１１５を介しＡＬＲ１１４５叉はＡＬＷ
１１４６のいずれかに送られる。 【０１０６】ポインタが移動されているとき、ビット１
２〜１９のオフセットは、オフセット加算器１１３９に
よってポインタに加えられる。実行段階１９０７は、か
くして、同時に、命令パイプライン１９０９用のローデ
ィング段階１９１１となる。命令パイプライン１９０１
のＥＩＯ段階１９１３は、ＡＬＲ１１４５叉はＡＬＷ１
１４６内へのポインタのローディングに続くサイクルで
始まる。命令パイプライン１９０１が、すでにその中に
Ｉ／Ｏ命令を有している場合、ポインタは、ＡＬＲ１１
４５叉はＡＬＷ１１４６の代わりにＳＡＬ１１４１にロ
ーディングされる。 【０１０７】ＷＲＩＴＥ命令１３１３は、ラッチソース
（ＬＳ）フィールド１３１７を更に有している。単一ビ
ットフィールドの一方の設定は、書き込まれるべきデー
タのソースが出力ラッチ１１５１であるということを示
す。他方の設定は、それが入力ラッチ１１４９であると
いうことを示す。背中合わせ式のメモリ読み取り及び書
き込みを行うこの装置の有用性はすでに記載した。 【０１０８】ＲＥＡＤ−ＭＯＤＩＦＹ−ＷＲＩＴＥ命令
１３１９は、付加的な１ビットフィールド、即ちＡＮＤ
／ＯＲフィールド１３２３も有している。このビットの
一方の設定は、論理回路１１５３が、ＩＬ１１４９の内
容とＯＬ１１５１の内容とをＡＮＤ結合するということ
を示す。他方の設定は、論理回路１１５３が、これら２
つのレジスタの内容をＯＲ結合するということを示す。 また、４サイクルで読み取り−変更−書き込みを行うこ
の構成の有用性は、すでに記載した。前述のように、Ｒ
ＥＡＤ−ＭＯＤＩＦＹ−ＷＲＩＴＥは、バイト叉はワー
ドを書くのみである。従って、この命令のＩＯＳフィー
ルド１３０７は、２４ビットのデータ項目を特定するこ
とはできない。 【０１０９】異なるデータフォーマットでの読み取り及
び書き込み：図１１と図１９図１に示したように、多く
の用途では、マイクロプロセッサ１０７は、ホストプロ
セッサ１０５と共働する。ある用途では、ホストプロセ
ッサ１０５は、他のマイクロプロセッサ１０７であって
もよいが、他の用途には、別のプロセッサ叉はマイクロ
プロセッサとなる。 【０１１０】特に、おそらく、ホストプロセッサ１０５
は、インテル８０×８６アーキテクチャ、叉は、モトロ
ーラ６８０×０アーキテクチャのいずれかを有する。こ
れらのアーキテクチャが異なる方法の内の２つは、それ
らのポインタのフォーマットと、バイトを１６ビットワ
ードで記憶する方法である。 【０１１１】マイクロプロセッサ１０７の３つの特徴、
即ち、Ｉ／《Ｍ》ピン２０９、Ｉ／Ｏ命令のＩＯＳフィ
ールド１３０７の符号及びプログラム状態ワード１１１
９のＳＷＢビットにより、マイクロプロセッサ１０７は
、８０×８６ホスト叉は６８０×０ホストのいずれかと
容易に使用することができる。ＩＯＳフィールド１３０
７の符号により、更に、プログラマは、８０×８６と６
８０×０の環境の両方において正しく実行される単一の
プログラムを書くことが可能となる。 【０１１２】図１９は、８０×８６アーキテクチャと６
８０×０のアーキテクチャがメモリ１０２におけるバイ
トを組織する互いに異なる方法と、これらがポインタを
フォーマットする互いに異なる方法を示す。バイトとワ
ードの例では、図１９は、値ＡＡ、ＢＢ、ＣＣ及びＤＤ
と４バイトのシーケンスが記憶されるということを仮定
する。８０×８６が１６ビットワード内に組織化された
メモリに一連のバイト書き込み動作を行い、そして、シ
ーケンスがワード境界で始まるとき、結果は１７０１に
示される。 【０１１３】第１のバイトＡＡは、第１のワードの８個
の下位ビットに書き込まれ、そして、次のバイトＢＢは
、第１のワードの８個の上位ビットに書き込まれ、次の
バイトＣＣは、第２のワードの８個の下位ビットに書き
込まれ、そして、次のバイトＤＤは、第２のワードの８
個の上位ビットに書き込まれる。６８０×０が同一操作
を行うとき、結果は１７０３で示される。即ち、第１の
バイトＡＡは、第１のワードの８個の上位ビットに書か
れ、次のバイトＢＢは、そのワードの８個の下位バイト
に書かれ、第３のバイトＣＣは、第２のワードの８個の
上位ビットに書かれ、そして、第４のバイトＤＤは、第
２のワードの８個の下位バイトに書かれる。 【０１１４】一方、同一の４個のバイトがワード書き込
み動作により書き込まれて、第１のワードの書き込みが
、バイトＡＡとバイトＢＢを書き込み、第２のワードの
書き込みが、バイトＣＣとバイトＤＤを書き込むとき、
１７０５により示したように、８０×８６と６８０×０
の組織との間には相違点は存在しない。両方の場合、Ａ
Ａは、書き込まれるべき最初のワードの８個の上位ビッ
ト内にあり、ＢＢは、８個の下位ビット内にあり、ＣＣ
は、第２のワードの８個の上位ビット内にあり、そして
、ＤＤは、そのワードの８個の下位ビット内にある。 【０１１５】ポインタのフォーマットを続けるに、上記
両方のアーキテクチャは、２つの隣接ワードに記憶され
る３２ビットのポインタを使用する。プロセッサ１０７
は、２４ビットのアドレスを使用するので、３２ビット
のポインタの２４個の下位ビットに関連するだけである
。２４個の下位ビットは、値ＡＡＢＢＣＣを有し、ＡＡ
が上位のバイトであり、ＣＣが下位のバイトであるとす
ると、８０×８６のフォーマットは、１７０７で示した
ものであり、６８０×０のフォーマットは、１７０９で
示したものである。 【０１１６】８０×８６のフォーマットでは、ポインタ
の上位のバイトは、第２のワードの８個の下位ビットに
あり、次の上位のバイトは、第１のワードの８個の上位
ビット内にあり、そして、下位のバイトは、第１のワー
ドの下位ビットにある。６８０×０のフォーマットでは
、ポインタの上位のバイトは、第１のワードの下位８ビ
ットにあり、次の上位のバイトは第２のワードの上位８
ビットにあり、そして、下位の８ビットは、第２のワー
ドの下位８ビットにある。 【０１１７】マイクロプロセッサ１０７は、８０×８６
のアーキテクチャと６８０×０のアーキテクチャとの間
のいくつかの不整合をＩ／《Ｍ》ピン２０９を用いて取
り扱う。マイクロプロセッサ１０７が、８０×８６ホス
ト１０５で動作するとき、Ｖｃｃがピン２０７に入力さ
れる。即ち、マイクロプロセッサ１０７が、モトローラ
６８０×０ホスト１０５で動作するとき、ピン２０７は
接地される。一般的に、ピン２０７は、接地点か、叉は
、Ｖｃｃに接続される。これは、この種のホストプロセ
ッサ１０５が、どんな周波数でも変化しそうがないから
である。ピン２０５への入力は、しかし、システム再構
成を可能にするために切り替え可能とすることができよ
う。 【０１１８】バイト動作を述べると、これらの動作は、
符号「００」によって命令のＩＯＳフィールド１３０７
で明示されている。バイト書き込み動作では、書き込ま
れるべきバイトは、ＳＯＬ１１５５の下位８ビットに含
まれている。即ち、８０×８６モードと６８０×０モー
ドの両方のモードでは、バイトは、バス１０３のデータ
線３１３のビット０〜７と８〜１５の両方に出力される
。 【０１１９】Ｉ／《Ｍ》ピンの入力とアドレスの下位ビ
ットの値は、８０×８６のメモリフォーマットと６８０
×０のメモリフォーマットにより要求されるように、ア
ドレスされたワードの上下のバイトにバイトを書き込む
ように《ＥＷＥ》信号叉は《ＯＷＥ》信号がエネーブル
されるか否かを決定する。 【０１２０】バイト読み取り動作では、奇数バイトは、
データ線８〜１５にあり、偶数バイトは、データ線０〜
７にある。別の場合には、この逆も真である。与えられ
た奇数バイト叉は偶数バイトのアドレスに応答して、入
力ラッチ１１４９のビット７〜０内にどのバイトが読み
込まれるかは、マイクロプロセッサ１０７が、Ｉ／《Ｍ
》ピン２０９で受ける入力とＰＳＷ１１１９のＳＷＢビ
ットに依存する。 【０１２１】ＳＷＢが０にセットされ、Ｉ／《Ｍ》への
入力が低く、６８０×０ホストを示す場合、偶数バイト
の読み取りにより、入力ラッチ１１４９「７〜０」内に
読み込まれる線８〜１５にバイトが生じ、一方、奇数バ
イトの読み取りにより、入力ラッチ１１４９のその部分
に読み込まれる線０〜７にバイトを生じる。ＳＷＢが０
にセットされてＩ／《Ｍ》への入力が高であって、８０
×８６ホストを示す場合、上記の逆が生じる。 【０１２２】ＳＷＢが１にセットされると、最終的に、
Ｉ／《Ｍ》ピン２０９への入力に対するマイクロプロセ
ッサ１０７の応答は、今記載したのと逆となる。ＳＷＢ
は、かくして、プログラマに対しバイト読み取りへのＩ
／《Ｍ》の影響を無効にする方法を与える。 【０１２３】バイトデータに関する読み込み−変更−書
き込みの場合、読み取りは、ここに記載したように行わ
れ、そしてバイトの書き込みに付いては、ここに記載し
たように行われる。ただし、ＳＯＬ１１５５のデータは
、ＯＬ１１５１のマスクとＡＮＤ結合叉はＯＲ結合され
る入力ラッチ１１４９の内容である点は異なる。 【０１２４】ワード動作は、符号０１によりＩ／Ｏサイ
ズフィールド１３０７に明示されている。１６ビットメ
モリワードについては、８０×８６フォーマットと６８
０×０フォーマットの間には相違はなく、従って、Ｉ／
《Ｍ》ピン２０９は、これらの操作が行われる方法には
影響しない。書き込みの場合、ＳＯＬ１１５５のより低
い桁のビットが、データライン３１３に出力され、一方
、読み取りの場合、データライン３１３のビットが、入
力ラッチ１１４９のより低い桁の１６ビットにラッチさ
れる。読み取り−変更−書き込み及びこの動作の書き込
み部分については同じことが言える。 【０１２５】Ｉ／Ｏサイズフィールド１３０７の符号１
０によって示されるポインタ読み取り動作には、２つの
ワードがメモリ１０２から読み取られることが必要であ
る。もしもホストが６８０×０の場合、第１のワードの
下位のバイトは、そのポインタの上位のバイトを含む。 一方、次のワードの上位及び下位のバイトは下位のバイ
トの次のバイトとその下位のバイトを含む。 【０１２６】かくして、Ｉ／《Ｍ》ピン２０９が、ホス
トが６８０×０であるということを示すときに、メモリ
１０２からの第１のワードの読み取りにより、データ線
３１３「７〜０」の内容が入力ラッチ１１４９「２３〜
１６」内に置かれる。第２のワードがメモリ１０２から
読まれるとき、データ線３１３「１５〜８」の内容は、
入力ラッチ１１４９「１５〜８」に入り、そして、デー
タ線３１３「７〜０」の内容は、同時にラッチ１１４９
「７〜０」に入る。 【０１２７】ホストが８０×８６の場合、第１のワード
は、その下位のバイトの中でポインタの下位のバイトと
、その上位のバイトの中でポインタの次の下位のバイト
を含む。第２のワードは、その下位のバイト内における
ポインタの上位のバイトを含む。従って、ホストが８０
×８６であるということをＩ／《Ｍ》ピン２０９が示す
場合、メモリ１０２から第１のワードの読み取りにより
、データ線３１３「１５〜８」の内容が、入力ラッチ１
１４９「１５〜８」に入力され、データ線３１３「７〜
０」の内容が、入力ラッチ１１４９「７〜０」に置かれ
ることになる。次のサイクルでは、データ線３１３の内
容「７〜０」が、入力ラッチ１１４９「２３〜１６」に
置かれる。 【０１２８】ポインタが書き込まれているとき、もしも
ホストが６８０×０であるということをＩ／《Ｍ》ピン
２０９が示す場合、第１のワードのメモリ１０２への書
き込みにより、影出力ラッチ１１５５「２３〜１６」が
Ｄ３１３「７〜０」に置かれ、０がｚ３１３「１５〜８
」に置かれ、一方、第２のワードの書き込みにより、影
出力ラッチ１１５５「１５〜８」がＤ３１３「１５〜８
」に置かれ、影出力ラッチ１１５５「７〜０」が同時に
Ｄ３１３「７〜０」に置かれる。 【０１２９】もしもＩ／《Ｍ》ピン２０９が、ホストが
８０×８６であるということを示す場合、第１のワード
の書き込みにより、影出力ラッチ１１５５「１５〜８」
がＤ３１３「１５〜８」に置かれ、影出力ラッチ１１５
５「７〜０」が同時にＤ３１３「７〜０」に置かれる。 第２のワードの書き込みにより、影出力ラッチ１１５５
「２３〜１６」がＤ３１３「７〜０」に置かれ、０がＤ
３１３「１５〜８」に置かれる。 【０１３０】ホストプロセッサ１０５が、メモリ１０２
に対し、バイト、ワード叉はポインタの書き込みを行い
、マイクロプロセッサ１０７が、メモリ１０２から同一
データのバイト、ワード叉はポインタの読み取りを行う
か、叉は、この逆の場合、ホストプロセッサ１０５とマ
イクロプロセッサ１０７の両方が予期されたフォーマッ
トでデータを受信するということが、Ｉ／《Ｍ》ピン２
０９自体により保証される。 【０１３１】しかし、ホストプロセッサ１０５が、メモ
リ１０２に対し２つのバイトの書き込みを行い、かつ、
マイクロプロセッサ１０７が、その２つのバイトのワー
ドの読み取りを行う場合、そのワードのバイトの位置は
、ホストプロセッサ１０５が８０×８６、叉は、６８０
×０であるかに依存し、そして、ワードを処理するマイ
クロプロセッサ１０７の符号は、ホストプロセッサの種
類に依存する。そういう理由で、ホストプロセッサの変
化には、広範な符号の訂正が必要となり、これにより、
マイクロプロセッサ１０７を使用する開発システムの費
用が大いに増大される。 【０１３２】この問題は、Ｉ／Ｏサイズ１３０７の符号
１１によりマイクロプロセッサ１０７で解決される。こ
の符号は、「交換バイトを持つワード」、即ち、ワード
Ｉ／Ｏ動作が採用されるべきであるが、Ｉ／《Ｍ》ピン
２０９がホストが８０×８６プロセッサであるというこ
とを示す場合に、ワードのバイトが交換されるべきであ
るということを示す。従って、もしも「交換バイトを持
つワード」がＩ／Ｏ命令で示される場合、マイクロプロ
セッサ１０７は、ホストが６８０×０マシンか８０×８
６プロセッサであるか否かに関係なくバイトデータに対
しワードの読み取り及び書き込み動作を正しく行うこと
ができるので、ホストマシンの種類に依存して異なる符
号を書き込む必要はない。 【０１３３】「交換バイトを有するワード」符号とＩ／
《Ｍ》ピン２０９は、相互作用をして次のごとく上に記
載した結果を発生する：読み取り動作では、Ｉ／《Ｍ》
が６８０×０ホストを明示するとき、Ｄ３１３「１５〜
８」の内容は、入力ラッチ１１４９「１５〜８」に入り
、そして、Ｄ３１３「７〜０」の内容は、入力ラッチ１
１４９「７〜０」に入る。Ｉ／《Ｍ》ピン２０９が８０
×８６ホストを明示するとき、Ｄ３１３「１５〜８」の
内容は、ラッチ１１４９「７〜０」に入り、Ｄ３１３「
７〜０」の内容は、入力ラッチ１１４９「１５〜８」に
入る。 【０１３４】書き込み動作では、Ｉ／《Ｍ》ピン２０９
が６８０×０ホストを明示するとき、影出力ラッチ１１
５５「７〜０」の内容が、Ｄ３１３「７〜０」に入り、
そして、影出力ラッチ１１５５「１５〜８」の内容が、
Ｄ３１３「１５〜８」に入る。Ｉ／《Ｍ》ピン２０９が
、８０×８６ホストを明示するとき、影出力ラッチ１１
５５「７〜０」の内容が、Ｄ３１３「１５〜８」に入り
、そして、影出力ラッチ１１５５「８〜１５」の内容が
、Ｄ３１３「７〜０」に入る。「交換バイトを有するワ
ード」で読み取り−変更−書き込みを行う場合、動作の
読み取り段階及び書き込み段階は、読み取り動作及び書
き込み動作について今記載した通りとなる。 【０１３５】データ入力及び出力の実施：図２０、図２
２、図２３〜図２５図２０、図２２、図２３〜図２５は
、入力ラッチ１１４９、出力ラッチ１１５１、影出力ラ
ッチ１１５３、ＡＮＤ／ＯＲ１３２３、及び、これらの
装置を制御する制御論理回路の好適な実施例２０１の構
成を示す。 【０１３６】入力ラッチ１１４９は、３個の８ビットラ
ッチ、即ち、上位のバイトを含むラッチ２００７、次の
上位のバイトを含む２００９及び下位のバイトを含むラ
ッチ２０１１から作られている。これらのラッチからの
出力は、ラッチ出力（ＩＬＯ）２０１３に入力される。 これらのラッチへの入力は、マルチプレクサ２００１、
２００３及び２００５からのものである。これらのマル
チプレクサの各々は、データライン３１３とＩＬＯ２０
１３から入力を取る。 【０１３７】特に、マルチプレクサ２００１は、データ
線３１３「７〜０」叉は入力ラッチ１１４９「２３〜１
６」からラッチ２００７用の入力を選択し、マルチプレ
クサ２００３は、データ線３１３「１５〜８」、データ
線３１３「７〜０」叉は入力ラッチ１１４９「１５〜８
」からラッチ２００９用の入力を選択し、マルチプレク
サ２００５は、データ線３１３「１５〜８」、データ線
３１３「７〜０」叉は入力ラッチ１１４９「７〜０」か
らラッチ２００９用の入力を選択する。 【０１３８】もしもマルチプレクサ２００１、２００３
叉は２００５が選択されない場合、それは０を出力する
。選択は、以下に示す表に従って選択線Ａ、Ｃ、Ｄ、Ｆ
、Ｇ、Ｊ、Ｌ及びＭによって行われる。この表の表示”
ソース−−＞行き先”は、選択線が活性状態のときにソ
ースのデータが行き先に転送されるということを示す。 【０１３９】 　　選択線　　　　　　効果 　　　　Ａ　　　　　　　　ＩＬ１１４９［２３〜１６
］−−＞ＩＬ［２３〜１６］　　　　Ｃ　　　　　　　
　Ｄ３１３［７〜０］−−＞ＩＬ［２３〜１６］　　　
　Ｄ　　　　　　　　ＩＬ［１５〜８］−−＞ＩＬ［１
５〜８］　　　　　　Ｆ　　　　　　　　Ｄ［１５〜８
］−−＞ＩＬ［１５〜８］　　　　Ｇ　　　　　　　　
Ｄ［７〜０］−−＞ＩＬ［１５〜８］　　　　Ｊ　　　
　　　　　ＩＬ［７〜０］−−＞ＩＬ［７〜０］　　　
　Ｌ　　　　　　　　Ｄ［７〜０］−−＞ＩＬ［７〜０
］　　　　Ｍ　　　　　　　　Ｄ［１５〜８］−−＞Ｉ
Ｌ［７〜０］【０１４０】図２１で説明を続けるに、こ
の図は、出力ラッチ１１５１、ＡＮＤ／ＯＲ論理回路１
１５３及び影出力ラッチ１１５５の実施例を示す。この
回路の入力は、内部データバス１１１５、ＩＬＯ２０１
３を介する入力ラッチ１１４９、及び影出力ラッチ１１
５５から来る。出力は、データ線３１３に与えられる。 入力の選択は、マルチプレクサ２１０１により行われ、
一方、出力の選択は、マルチプレクサ２１０９と２１１
１により行われる。 【０１４１】これらのマルチプレクサの１つが選択され
ない場合、このマルチプレクサは、０を出力する。出力
ラッチ１１５１から始めるに、このラッチは、内部デー
タバス１１１５からその入力を受け取り、出力をＡＮＤ
／ＯＲ論理回路１１５３とマルチプレクサ２１０３に提
供する。マルチプレクサ２１０１は、更に、ＩＬＯ２０
１３から入力を受け取る。ＩＬＯ２０１３は、入力ラッ
チ１１４９、ＳＯＬ１１５５及びＡＮＤ／ＯＲ論理回路
１１５３の出力に接続されている。 【０１４２】マルチプレクサ２１０１からの出力は、影
出力ラッチ１１５５に与えられる。この影出力ラッチ１
１５５は、３個の８ビットラッチ、即ち、ビット「２３
〜１６」を含むラッチ２１０３、ビット「１５〜８」を
含むラッチ２１０５、及びビット「７〜０」を含む２１
０７を有している。その出力は、マルチプレクサ２１０
９と２１１１を介してＤ３１３「７〜０」と「１５〜８
」に与えられる。 【０１４３】入力の選択は、マルチプレクサ２１０１用
の選択線Ｕ、Ｖ、Ｗ及びＸと、マルチプレクサ２１０９
と２１１１用の選択線Ｐ、Ｑ、Ｒ、Ｓ及びＴにより行わ
れる。以下の表は、この選択線とその選択の結果を示す
。 【０１４４】 　　選択線　　　　　　効果 　　　　Ｕ　　　　　　　　ＳＯＬ１１５５−−＞ＳＯ
Ｌ１１５５　　　　Ｖ　　　　　　　　ＩＬ１１４９叉
はＩＬＯ２０１３−−＞ＳＯＬ　　　　Ｗ　　　　　　
　　ＯＬ１１５１−−＞ＳＯＬ　　　　Ｘ　　　　　　
　　ＩＬ−−＞Ａ／Ｏ論理回路１１５３　　　　Ｐ　　
　　　　　　ＳＯＬ［２３〜１６］−−＞Ｄ３１３［７
〜０］　　　　Ｑ　　　　　　　　ＳＯＬ［１５〜８］
−−＞Ｄ［７〜０］　　　　Ｒ　　　　　　　　ＳＯＬ
［７〜０］−−＞Ｄ［７〜０］　　　　Ｓ　　　　　　
　　ＳＯＬ［１５〜８］−−＞Ｄ［１５〜８］　　　　
Ｔ　　　　　　　　ＳＯＬ［７〜０］−−＞Ｄ［１５〜
８］【０１４５】選択線は、図１８、図２２及び２３に
示した選択論理回路１８０１により制御される。これら
の選択線は、Ｉ／Ｏ制御論理回路（Ｉ／ＯＣＴＬ）１８
１９の出力であり、この論理回路への入力は、次の通り
である： 【０１４６】 　　信号　　　　　　　　意味 　　ＲＷ　　　　　　　　１：読み取り動作、　　　　
　　　　　　　　　　０：書き込み動作、　　ＲＭＷ　
　　　　　１：読み取り−変更−書き込み動作、　　Ｒ
ＭＷＷ　　　　０：読み取り−変更−書き込み動作の一
部の読み取り、　　　　　　　　　　　　　　１：一部
の書き込み、　　ＩＯＳ　　　　　　ＩＯＳ１３０７か
らの符号、　　　　　　 【０１４７】 　　ＩＬ／ＯＬ　　０：ＯＬ１１５１からのデータの書
き込み、　　　　　　　　　　　　　　１：ＩＬ１１４
９からのデータの書き込み、　　ＬＯＮＧ２　　ポイン
タ読み取り叉は書き込みの別の部分、　　Ａ０　　　　
　　　　下位のアドレスビット、　　　　　　　　　　
　　　　０：偶数バイト、　　　　　　　　　　　　　
　１：奇数バイト、　　ＩＴＬ　　　　　　１：ＳＷＢ
がセットされない場合の８０×８６モード、　　　　　
　　　　　　　　　０：ＳＷＢがセットされない場合の
６８０×０モード（以下を参　　　　　　　　　　　　
　　　　　　照）。 【０１４８】ＲＷ、ＲＭＷ、ＩＯＳ及びＩＬ／ＯＬ信号
は、すべてＩ／Ｏ命令から最終的に得られる。即ち、Ａ
０は、Ｉ／Ｏ動作に依存してＡＬＲ１１４５叉はＡＬＷ
１１４６の内容から得られ、ＬＯＮＧ２とＲＭＷＷは、
Ｉ／Ｏ命令の実行段階の形跡を保つマイクロプロセッサ
の内部制御論理回路から得られ、ＩＴＬは、ＩＴＬ論理
回路１８０３により生じる。 【０１４９】ＩＴＬが、値１を有するとき、Ｉ／Ｏの部
分１１３５は、マイクロプロセッサ１０７が、８０×８
６ホストを有するシステムで動作している場合のように
動作する。ＩＴＬ１８１７が値０を有するとき、Ｉ／Ｏ
の部分１１３５は、マイクロプロセッサ１０７が、６８
０×０ホストで動作している場合のように動作する。バ
イトＩ／Ｏ動作以外の動作の場合、ＩＴＬ１８１７の値
は、マイクロプロセッサ１０７が、Ｉ／《Ｍ》ピン２０
９で受信している値によってのみ決定され、一方、バイ
ト動作の場合、Ｉ／《Ｍ》ピン２０９の影響は、プログ
ラム状態ワード１１１９のＳＷＢビットを１にセットす
ることによって反転してもよい。 【０１５０】この効果は、次のごとくＩＴＬ論理回路１
８０３により発生される。ＩＴＬ１８１７は、ＸＯＲゲ
ート１８１５の否定出力であり、ＸＯＲゲート１８１５
への入力は、Ｉ／《Ｍ》ピン２０９とＮＡＮＤゲート１
８１１から来るものである。ＮＡＮＤゲート１８１１は
、３つの入力を有している。入力《ＩＯＳ０》１８０５
と《ＩＯＳ１》１８０７は、ＩＯＳ１３０７の否定であ
り、ＰＳＷ＿ＳＷＢ１８０９は、ＰＳＷ状態ビットから
得られる。 【０１５１】《ＩＯＳ０》１８０５叉は《ＩＯＳ１》１
８０７のいずれかが低で、ＩＯＳ１３０７がバイトＩ／
Ｏ以外のものを明示する場合、ＮＡＮＤゲート１８１１
は、１８１３に１の出力を有し、そして、ＸＯＲゲート
１８１５の否定出力１８１７は、Ｉ／《Ｍ》ピン２０９
からの入力と同一である。入力１８０７と１８０５の両
方が高でバイトＩ／Ｏ用の００符号を示す場合、ゲート
１８１１の出力は、ＰＳＷ＿ＳＷＢ１８０９により決定
される。入力１８０９が低の場合、ＮＡＮＤゲート１８
１１は、依然として１の出力を有し、出力１８１７は、
今記したように、入力２０９と同一である。 【０１５２】入力１８０９が高の場合、即ち、ＳＷＢビ
ットがＰＳＷ１８０９にセットされている場合、ＮＡＮ
Ｄゲート１８１１は、０出力を有し、そして、出力１８
１７は、入力２０９の反転となる。即ち、Ｉ／《Ｍ》ピ
ン２０９の効果は、反転される。 【０１５３】Ｉ／ＯＣＴＬ１８１９の動作は、図２２と
図２５の真理値表に示してある。図２４は、読み取りと
読み取り−変更−書き込み動作用の真理値表を示す。こ
の真理値表には、バイト読み取り、ワード読み取り、及
びＩＯＳ１３０７のＷＳＢ符号でのワード読み取り、ポ
インタ読み取り、バイト読み取り−変更−書き込み、ワ
ード読み取り−変更−書き込み、及び、ＩＯＳ１３０７
のＷＳＢ符号でのワード読み取り−変更−書き込み用の
部分がある。 【０１５４】真理値表の中央部の列は、Ｉ／ＯＣＴＬ１
８１９への入力信号用の値を示し、この真理値表の右手
部分の列は、セレクタ線１８３３の入力から生じる値を
示す。真理値表の中央部において、「Ｘ」は「ドントケ
ア」ビット、即ち、行により示される動作に相違を生じ
ない値を有するビットを示す。 【０１５６】真理値表の右手部分において、「．」は、
「ドントケア」ビットを示す。一例として真理値表の第
１の列をとると、この列は、読み取り動作を示すＲＷ＝
１、それが、読み取り−変更−書き込みではないという
ことを示すＲＭＷ＝０、ＩＯＳがバイト動作を示し（即
ち、符号００を有する）、ＩＴＬが６８０×０モードを
示す値０を有し、そして、Ａ０が、偶数バイトアドレス
を示す値０を有するときに、選択線Ｍが高で、残りの線
が低い、ということを示す。 【０１５７】入力線の値は、行によって明示された動作
が、６８０×０フォーマットに記憶されたデータからの
偶数バイトの読み取りであるということを示す。図２２
を見ると、選択線Ｍが活性状態のときに、マルチプレク
サ２００５が、入力ラッチ１１４９「７〜０」ようのソ
ースとしてＤ３１３「１５〜８」を選択するということ
が分かるであろう。次に図１９では、選択されたバイト
が、全く、６８０×０バイトフォーマット１７０３の偶
数バイトであるということが分かろう。 【０１５８】今示したように読み取られると、図２４と
図２５の真理値表及び図２０、図２２及び図２３の論理
図は、今記載した読み取り動作及び書き込みの動作が、
好適な実施例２０１で如何に実施されるかを示す。 【０１５９】結論：上記の「実施例」の説明は、他のプ
ロセッサとメモリを共有するプロセッサであって、異な
ったデータフォーマットを有する他のプロセッサとメモ
リが共有されたとしても、同一符号を使用することがで
きるプロセッサを如何に作り、かつ、使用すべきかを示
した。「実施例」の説明で開示した実施例では、データ
フォーマットは、バイトの処理に関するものであった。 しかし、本発明は、他の点で異なるデータフォーマット
で使用してもよい。 【０１６０】この開示された実施例では、データフォー
マットに依存する動作を行わせる命令は、Ｉ／Ｏ命令で
ある。また、本発明の原理は、他の種類の命令と使用し
てもよい。本発明の範囲内に入る命令は、ここに開示し
た実施例で使用されるＩＯサイズフィールドの．ＷＳＢ
コード以外の手段によって明示されるものであってもよ
く、実際の交換は、本願に開示した回路以外の回路によ
っても達成してもよい。 【０１６１】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。尚、特許請求の範囲に記載した参
照番号は発明の容易なる理解のためで、その技術的範囲
を制限するよう解釈されるべきではない。 【発明の効果】以上述べたごとく、本発明によれば、一
連のバイトをワードとして読むと共に、両方のホストプ
ロセッサ用に同一コードを使用することができるプロセ
ッサが提供される。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサを使用するシステ
ムのブロック線図である。

【図２】このマイクロプロセッサの好適な実施例のピン
アウトを説明する図である。

【図３】《ＡＳ》と《ＥＲＥ》と《ＯＲＥ》の各線が、
オフになる前に如何に高くなるかを示すバイト叉はワー
ドの読み取りタイミング図である。

【図４】マイクロプロセッサの好適な実施例の命令アー
キテクチャを示すブロック線図である。

【図５】マイクロプロセッサにおける汎用レジスタのア
ドレッシングを示すブロック線図である。

【図６】マイクロプロセッサ用の２つの種類のＭＯＶＥ
命令の実行のフォーマットと方法を示す図である。

【図７】第３の種類のＭＯＶＥ命令の実行のフォーマッ
トと方法を示す図である。

【図８】マイクロプロセッサ用のシステムメモリＩ／Ｏ
命令のフォーマットを示す図である。

【図９】マイクロプロセッサを使用する特定のホストプ
ロセッサにより使用されるデータフォーマットの図であ
る。

【図１０】好適な実施例のＩ／Ｏサブシステムでの制御
論理を示す論理図である。

【図１１】好適な実施例における入力ラッチ１１４９の
実施例を示す論理図である。

【図１２】汎用レジスタのアドレッシングを示す図であ
る。

【図１３】好適な実施例における出力ラッチ１１５１と
影出力ラッチ１１５５の実施例を示す論理図である。

【図１４】マイクロプロセッサにより実行される移動命
令の図である。

【図１５】好適な実施例における読み取り及び読み取り
−変更−書き込みＩ／Ｏ動作用の真理値表である。

【図１６】好適な実施例における書き込みＩ／Ｏ動作用
の真理値表である。

【符号の説明】 １０２　　メモリ １０３　　システムバス １０７　　マイクロプロセッサ ３０１　　バスマスタ ３０３　　バススレーブ ４１３　　リセット １００３　　信号 １１０４　　汎用レジスタ １１２１　　割り込みコントローラ １１２３　　内部タイマ（ＩＴ） １１２５　　３２ワードＬＩＦＯ １１２９　　命令レジスタ １１３１　　（全部分に対する）復号論理回路１１３７
　　命令オフセット １１５３　　ＡＮＤ／ＯＲ選択論理回路１２０７　　種
類 １２０９　　サイズ １３０１　　読み取り命令 １３０５　　オフセット １３１３　　書き込み命令 １３１９　　読み取り−変更−書き込み命令１７０１　
　８０×８６バイト １７０３　　６８０×０バイト １７０５　　８０×８６と６８０×０ワード１７０７　
　８０×８６ポインタ １７０９　　６８０×０ポインタ １９０１　　命令パイプライン １９０３　　段階 １９０９　　Ｉ／Ｏパイプライン

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　メモリに記憶されたデータ用の互いに
   異なるフォーマットを使用する他のプロセッサとこのメ
   モリを共有することができるプロセッサであり、このプ
   ロセッサが少なくとも１つの命令を含む命令を実行し、
   この少なくとも１つの命令が、データフォーマット依存
   表示手段（１３０７）を有し、このデータフォーマット
   依存表示手段（１３０７）が、プロセッサとメモリを共
   有する他のプロセッサにより使用されるデータフォーマ
   ットに、命令により明示された動作が依存するというこ
   とを示すプロセッサにおいて、データフォーマットを示
   すデータフォーマット信号を受信するデータフォーマッ
   ト信号受信手段（２０９）、及び、データフォーマット
   信号と、データフォーマット依存表示手段とに応答して
   そのデータフォーマットにより必要とされる命令により
   明示される動作を行う動作手段（１８０１）を有するこ
   とを特徴とするデータフォーマット独立命令型プロセッ
   サ。
2. 【請求項２】　　データフォーマットがメモリ内の複数
   のバイトの順序であり、　　動作が、メモリの複数のバ
   イトの読み取り叉は書き込みであり、及び、動作手段が
   、メモリの複数のバイトの順序により必要とされる読み
   取り叉は書き込みを行うことを特徴とする請求項１記載
   のプロセッサ。
3. 【請求項３】　　複数のバイトが２つであり、他のプロ
   セッサのうちの第１のプロセッサが、メモリ内に第１の
   順序でその２つのバイトを配置し、他のプロセッサのう
   ちの第２のプロセッサが、メモリ内に第２の順序でその
   ２つのバイトを配置し、データフォーマット信号が、第
   １の順序叉は第２の順序のいずれかを示し、データフォ
   ーマット信号が、第２の順序を示すときに読み取り動作
   が、第１の順序でメモリから読みとられる任意の２つの
   バイトを配置し、及び、データフォーマット信号が第２
   の順序を示すときに、書き込み動作が、第２の順序でメ
   モリに書き込まれる任意の２つのバイトを配置すること
   を特徴とする請求項２記載のプロセッサ。
4. 【請求項４】　　第１の順序が、６８０×０型のプロセ
   ッサにより使用される順序であり、及び、第２の順序が
   、８０×８０型のプロセッサにより使用される順序であ
   ることを特徴とする請求項３記載のプロセッサ。
5. 【請求項５】　　データを記憶するメモリ（１０２）、
   このメモリに接続されてデータを処理し、各々がデータ
   のうちの特定のものについて異なるフォーマットを使用
   する複数のプロセッサの種類のうちの１つに属する第１
   のプロセッサ（１０５）、メモリに接続されてデータを
   処理する第２のプロセッサ（１０７）であって、命令に
   より特定される動作が、第１のプロセッサにより使用さ
   れるデータフォーマットに依存するということを示すデ
   ータフォーマット依存表示手段（１３０７）を有する少
   なくとも１つの命令を第２のプロセッサの実行命令が有
   し、かつ、データフォーマットを示すデータフォーマッ
   ト信号を受信するデータフォーマット信号受信手段（２
   ０９）、及び、データフォーマット信号とデータフォー
   マット依存表示手段に応答してデータフォーマットによ
   り必要とされる命令により明示される動作を行う動作手
   段（１８０１）を有することを特徴とするデータ処理シ
   ステム。
6. 【請求項６】　　データフォーマットがメモリ内の複数
   のバイトの順序であり、　　動作が、メモリの複数のバ
   イトの読み取り叉は書き込みであり、及び、動作手段が
   、メモリの複数のバイトの順序により必要とされる読み
   取り叉は書き込みを行うことを特徴とする請求項５記載
   のデータ処理システム。
7. 【請求項７】　　複数のバイトが２つであり、他のプロ
   セッサのうちの第１のプロセッサが、メモリ内に第１の
   順序でその２つのバイトを配置し、他のプロセッサのう
   ちの第２のプロセッサが、メモリ内に第２の順序でその
   ２つのバイトを配置し、データフォーマット信号が、第
   １の順序叉は第２の順序のいずれかを示し、及び、デー
   タフォーマット信号が、第２の順序を示すときに読み取
   り動作が、第１の順序でメモリから読みとられる任意の
   ２つのバイトを配置し、及び、データフォーマット信号
   が第２の順序を示すときに、書き込み動作が、第２の順
   序でメモリに書き込まれる任意の２つのバイトを配置す
   ることを特徴とする請求項６記載のデータ処理システム
   。
8. 【請求項８】　　プロセッサの種類の内の第１が６８０
   ×０型であり、及び、プロセッサの種類の内の第２が８
   ０×８６型であることを特徴とする請求項７記載のデー
   タ処理システム。