JPH0736166B2

JPH0736166B2 - データ転送方式

Info

Publication number: JPH0736166B2
Application number: JP63164018A
Authority: JP
Inventors: 博昭金子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-29
Filing date: 1988-06-29
Publication date: 1995-04-19
Anticipated expiration: 2010-04-19
Also published as: JPH0212358A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、CPUとメモリの間のデータ転送方式におい
て、特にデータ・バスとは独立なアドレス・バスをCPU
−メモリ間で接続した場合のデータ転送方式に関する。

〔従来の技術〕

情報処理装置の制御装置および演算装置（以下総称して
CPUと呼ぶ）と、記憶装置（以下メモリと呼ぶ）の間
は、メモリに格納されている命令コードやオペランド・
データをCPU内部へリードしたり、あるいは逆にCPUから
データをメモリにライトするために、オペランド・デー
タを転送するためのデータ・バスだけでなく、メモリの
アドレスを指定するためのアドレス・バスで結ばれてい
る。

第３図に、従来の並列データ転送方式を用いたCPUとメ
モリ間の構成を示す。CPU301とメモリ302の間は、双方
向性データ・バスＤ、CPUよりアドレスを通知するアド
レス・バスＡ、データの転送方式（CPU→メモリ：ライ
ト、orCPU←メモリ：リード）を示すR/W（−）信号、デ
ータの転送期間を示す有効信号DS（−）、転送の開始タ
イミングを示すタイミング信号BCYST（−）が接続され
ている。

CPU301がメモリ302内のデータに対してリードまたはラ
イトするためには、バス・サイクル中の所定のタイミン
グで、前記アドレス・バスＡ、R/W（−）信号、およびD
S（−）信号を駆動してやる必要がある。

以下、（−）を付した信号は負論理であることを意味す
る。

以下、具体的にバス・サイクルのタイミングを説明す
る。

第４図は、バス・サイクルのタイミングを示す図面であ
り、第４図（ａ）はリード・バス・サイクル、第４図
（ｂ）はライト・バス・サイクルを示している。それぞ
れのバス・サイクルは、１クロック（クロック信号CLK
の一周期）毎に変化するＴステートなる状態（State）
で分割されており、基本的にはT1ステート、およびT2ス
テートの２つのステート（２クロック）で構成される。
メモリ装置302のアクセス速度がCPU301が発行するバス
・サイクルに比べ遅い場合は、バス・サイクルが終了す
るまでT2ステートに引き続きTWステートが必要なだけ挿
入される。

また、常にCPU301がデータ転送を必要とするわけではな
いので、バス・サイクルが連続しないこのもあり、この
場合T2ステートあるいは最後のTWステートと次のバス・
サイクルのT1ステートの間にはTiステートが挿入される
ことがある。

アドレス・バスＡ、およびR/W（−）信号はT1ステート
で出力され（“0"ならばライト、“1"ならばリードであ
ることを示す）、次のバス・サイクルのT1まで保持され
る。BCYST（−）信号は、T1ステートのみ（１クロック
期間）アクティブ（“0"）になる。

リード・バス・サイクルの場合、DS（−）信号はT1ステ
ートの中途（CLK信号の立上がり）から、バス・サイク
ルが終了するまで、すなわちT2ステートあるいは最後の
TWステートが終了するまでの期間アクティブ（“0"）に
なる（最小1.5クロック）。メモリ302はアドレス・バス
Ａによって指定されるアドレスに対してR/W（−）信号
“1"であるためリード・アクセスを開始し、DS（−）信
号がアクティブ（“0"）になったことで指定されたアド
レスのデータをデータ・バスＤに出力する。

CPU301がバス・サイクル終了時に安定してデータ・バス
Ｄ上のデータを取り込むために、最後のバス・サイクル
に対してセット・アップ・タイムt_SR、およびホールド
・タイムt_HRを保証する必要があり、バス・サイクル終
了時までアドレス・バスＡ上のアドレスを固定しておく
必要がある。

一方、ライト・バス・サイクルの場合、DS（−）信号は
T2ステートから、バス・サイクルの終了ステート、すな
わちT2ステートあるいは最後のTWステートまでの期間ア
クティブ（“0"）になる（最小１クロック期間）。メモ
リ302はアドレス・バスＡによって指定されるアドレス
に対してR/W（−）信号が“0"であるためライト・アク
セスを開始し、DS（−）信号がアクティブ（“0"）にな
ったことで指定されたアドレスのに対してデータ・バス
Ｄ上のデータをライトする。

メモリ302内の指定したアドレスにライトするために
は、DS（−）信号のアクティブ（“0"）に対するセット
・アップ・タイムt_SW、インアクティブ（“1"）に対す
るホールド・タイムt_HW（通常０）を保証する必要があ
り、バス・サイクル終了時までアドレス・バスＡ上のア
ドレスを固定しておく必要がある。

〔発明が解決しようとする課題〕

以上説明したように、従来の並列データ転送方式では、
リード・バス・サイクルおよびライト・バス・サイクル
の双方に対して、バス・サイクルの期間中アドレスを固
定する必要があるため、アドレスを通知するアドレス・
バスをデータ・バスと独立に必要とし、CPUとメモリの
間に多くの信号線を接続しなければならないという欠点
を有していた。

また、CPUの能力の尺度の一つにアドレス空間の広さが
あげられ、高性能なCPUほど一般に広いアドレス空間を
持っている。顕著な例として、マイクロプロセッサにお
ける処理ビット幅とアドレス空間の関係があげられる。
安価ではあるが性能の低い８ビット処理のマイクロプロ
セッサでは、64KB（2¹⁶バイト）のアドレス空間をアク
セスするために16本のアドレス・バスを、16ビット処理
のマイクロプロセッサでは、16MB（2²⁴バイト）のアド
レス空間をアクセスするためには24本のアドレス・バス
を、非常に性能の高い32ビット処理のマイクロプロセッ
サでは、4.3GB（2³²バイト）のアドレス空間をアクセス
するために32本のアドレス・バスを持っている。

上記マイクロプロセッサの場合、アドレス・バスはデー
タ・バスの幅と等しいか、より大きく（８ビットCPU:16
＝16、16ビットCPU:24＞16、32ビットCPU:32＝32）、大
量の信号線が必要であることになる。また、パッケージ
における端子数もそれだけ増加することになる。

パッケージ端子数を減少させる方法として、データ・バ
スを時分割し、バス・サイクルの前半（あるいは最初の
Ｔステート）にアドレスを出力する方式が考えられた
が、Ｔステートを少なくとも１つは消費してしまうた
め、前記従来例で述べた２クロックで１バス・サイクル
を構成するような、高速なデータ転送においては採用す
ることができないという欠点を有している。

〔従来技術に対する相違点〕

従来、アドレス・バスはCPUからメモリや周辺I/Oにアド
レスを通知するために接続するが、本発明では従来の目
的に加えて、CPUからメモリへライトする場合にはCPUか
らライト・データを転送し、CPUからメモリへリードす
る場合にはメモリからリード・データを転送する補助的
なデータ・バスとして使用するという相違点がある。

一般にメモリへのアクセスは連続したアドレスに対して
行われることが多い。メモリへのアケセスは大別して命
令コードに対するものと、オペランド・データに対する
ものに分類できる。

命令コードの場合、ジャンプ、コール、リターン等の分
岐命令を実行しない限り、アドレスの増加方向へ順々に
アクセスが進む。これら分岐命令の出現頻度と、CPUの
アーキテクチャや実行するソフトウェアの性質により左
右されるが、連続したアドレスに対して命令コードのア
クセスが行われる確率が高いと言える。

また、オペランド・データに対するアクセスの場合、特
に最近の高性能マイクロプロセッサて採用されている浮
動小数点データ（32〜80ビット長）や、文字列データの
場合にはデータが連続したアドレスに対して割り当てら
れ、このようなデータを操作するよう命令では、必ず連
続したアドレスに対して複数回のアクセスが続く。

このように連続したアドレスをアクセスするためには、
アクセスの度にバス・サイクルをアドレスを出力する必
要はなく、前回アクセスに使用されたアドレスを更新す
るだけで良いことが簡単に理解できる。前回アクセスに
使用したアドレスを更新するためには、CPUからメモリ
に対してアドレスを更新することを指定する信号を接続
するだけで済むため、連続アドレスのアクセス時にはア
ドレス・バスにアドレスを出力する必要はない。言い換
えれば、連続アドレスのアクセスに対応するバス・サイ
クルでは、アドレス・バスを自由に使用することができ
る。

前述したよにアドレス・バスのビット幅は、一般にデー
タ・バスのビット幅と同等かあるいはそれ以上であるた
め、アドレス・バス経由でデータを転送しようとする
と、データ・バスと合わせて従来のデータ・バスのビッ
ト幅の少なくとも２倍のデータ転送を１回のバス・サイ
クルで行うことができ、すなわち２倍の転送レートを得
ることができる。とだし、バス・サイクルに対するアド
レスが直前のバス・サイクルに対して連続でない場合に
は、従来の方式と同様にアドレス・バスを用いてCPUか
らメモリにアドレスを出力する必要があり、アドレス・
バスを補助的データ・バスとして使用することはできな
いが、前述したように連続したアドレスに格納されてい
るデータ（命令コード、オペランド・データ）をアクセ
スする頻度が高いと考えられるので、十分な効果があ
る。

〔課題を解決するための手段〕

本発明のデータ転送装置は、アドレスバスとデータバス
とで接続されたCPUとメモリとの間でデータ転送するデ
ータ転送装置において、前記CPUから前記メモリに対す
るアクセスが連続したアドレスに対して行われることを
検出する検出手段と、前記CPUの内部データバスを前記
アドレスバスに接続する手段と、前記データバスに接続
される前記メモリ内の第１のメモリバンクと、前記デー
タバスまたは前記アドレスバスに選択的に接続される前
記メモリ内の第２のメモリバンクと、前記検出手段によ
って検出された結果によって前記２つのメモリバンクに
対するアドレスを生成する手段とを有し、前記CPUが連
続したアドレスに対するアクセスを行うことを前記検出
手段が検出した場合に、前記アドレス生成手段によって
生成されたアドレスによって前記２つのメモリバンクを
アクセスし、前記２つのメモリバンクに対し複数のデー
タを同時に読み出しあるいは書き込みすると共に、前記
アドレスバス及び前記データバスの双方を介して前記複
数のデータを同時に転送することを特徴とする。

〔実施例１〕以下図面を参照して、本発明の構成および動作を詳細に
説明する。

第１図は、本発明の一実施例を示す図であり、32ビット
処理のCPU101、命令コードおよびオペランド・データを
格納し偶数アドレス・バンク103、および奇数アドレス
・バンク104を持つメモリ102、前記CPU101とメモリ102
の間を接続する32ビットの双方向性データ・バスＤ、32
ビットの双方向性アドレス・バスＡ、データの転送方向
を示すR/W（−）信号、データの転送期間を示す有効信
号DS（−）、転送の開始タイミングを示すタイミング信
号BCYST（−）、転送の終了タンミングを示すタイミン
グ信号BCYEND（−）、アドレス・バスＡの使用状態を示
す制御信号ADREN（−）が接続されている。

さらにメモリ102の内部において、偶数アドレス・バン
ク103は、32ビット・バッファ105を介してデータ・バス
Ｄと接続される。また、奇数アドレス・バンク104は、3
2ビット・バッファ106を介してデータ・バスＤ、あるい
は32ビット・バッファ107を介してアドレス・バスＡと
接続される。

アドレス生成器108は、偶数アドレス・バンク103、およ
び奇数アドレス104に対して実際にアクセスの対象とな
るアドレスAmを生成する演算器（＋1,＋２または保
持）、制御回路109は、バッファ105,106,107およびアド
レス生成器108を制御する回路である。

またCPU101の内部には、アドレス比較器111、アドレス
・バッファ112、データ・ラッチ113,114および制御回路
115を持つ。アドレス比較器111は、CPU101がアクセスし
たい（ワード・）アドレスａと直前にアクセスした（ワ
ード・）アドレスとを比較し、これらが連続である（差
が１である）ことを検出する。アドレス・バッファ112
は、アドレス比較器111が連続アクセスを検出しなかっ
た際に、CPU101がアクセスしたいアドレスａをアドレス
・バスＡに接続する32ビットのバッファである。

データ・ラッチ113は、アドレス比較器111が連続アクセ
スを検出した際にアドレス・バスＡとCPU101内部のデー
タ・バスｄを接続するバッファ機能付きの32ビット・レ
ジスタである。また、データ・ラッチ114はデータ・バ
スＤとCPU内部のデータ・バスｄを接続するバッファ機
能付きの32ビット・レジスタである。

制御回路115は、アドレス比較器111、アドレス・バッフ
ァ112、データ・ラッチ113,114を制御する回路である。

前述した従来のデータ転送方式を接続信号の面で比較す
ると、アドレス・バスＡがCPUからメモリへの単一方向
性であってたものが双方性であること、タイミング信号
BCYEND（−）、および制御信号ADREN（−）が加わった
点が構成上の相違である。このうちタイミング信号BCYE
ND（−）は、本発明の本質ではなく、バス・サイクルの
最後のＴステート期間アクティブ（“0"）になる信号で
ある。

CPU101とメモリ102の間で発生するバス・サイクルは従
来例と同様に、基本的にT1,T2ステートの２クロックで
行われる。したがってBCYEND（−）信号は、T2ステート
あるいは最後のTWステート期間（１クロック）アクティ
ブ（“0"）になる。

以下メモリ102を中心に本実施例の動作について説明す
る。

ADREN（−）信号は、１バス・サイクル期間（T1ステー
トから、T2あるいは最後のTWステートまで）有効な信号
であり、“0"ならばアドレス・バスＡにCPU101からメモ
リ102に対して32ビット幅のアドレスが出力されること
を示し、“1"ならばアドレス・バスＡに32ビット・デー
タが出力される（R/W（−）信号が“0"の場合はCPU101
からメモリ102へのライト・データ、“1"の場合はメモ
リ102からCPU101へのリード・データ）を示す。

ADREN（−）信号が“0"であるバス・サイクルでは、従
来方式と同様にアドレス・バスＡに出力されたアドレス
Anに対応するメモリ102の32ビット・データがデータ・
バスＤにリード（R/W（−）信号が“1"の場合）、ある
いはデータ・バスＤ上の32ビット・データがアドレスAn
に対応するメモリ102にライトされる。

アドレス・バスＡに出力されたアドレスAnは、アドレス
生成器108に転送され、この際アドレスAnが偶数であれ
ば偶数アドレス・バンク103が選択され、バッファ105を
介してデータ・バスＤと接続される。また、Anが奇数で
あれば奇数アドレス・バンク104が選択され、バッファ1
06を介してデータ・バスＤと接続される。

ADREN（−）信号が“1"であるバス・サイクルでは、前
回アクセスされたアドレス生成器108に保持されている
アドレスAnに対して１あるいは２を加えたアドレスAm
（An＋１あるいはAn＋２）を生成し、メモリ102の内部
てはアドレスAmに対してアクセスが行われる。新たに生
成されたアドレスAmは、アドレス生成器108に保持され
る。アドレスAmの生成条件は、以下のとうりであり、制
御回路109によって制御される。

An＋1:直前のアクセスCPUからアドレスAnが転送された
（ADREN（−）が“0"）時、直前のアクセスで使用され
たアドレスAnが奇数の時 An＋2:直前のアクセスで使用されたアドレスAnが偶数の
時さらに、２つのアドレス・バンク103,104は、制御回路1
09によって生成されたアドレスAmに対して以下のように
データ・バスＤ、またはアドレス・バスＡに接続され
る。

Amが偶数：偶数アドレス・バンク103はバッファ105を介
してデータ・バスＤに、奇数アドレス・バンク104はバ
ッファ107を介してアドレス・バスＡに接続される。

Amが奇数：奇数アドレス・バンク104はバッファ106を介
してデータ・バスＤに接続される。

次に本発明の動作について具体的な値を用いて説明す
る。

第５図は０番地から連続して63番地までのバイト・デー
タを連続してリードする場合のタイミングを示す図面で
ある。本実施例ではデータ・バスＤのビット幅が32ビッ
トであるため、１回のバス・サイクルで４バイト分の転
送が行えるので、従来の方式では８回のバス・サイクル
を必要とする。

まず、最初のバス・サイクルB1ではADREN（−）信号は
“0"であり、アドレス・バスＡには０が出力され、アド
レス生成器108にはワード・アドレス０がラッチされ、
偶数アドレス・バンク103に格納されている0,1,2,3番地
のバイト・データ（１番目ワード・データW0）がバッフ
ァ105を介してデータ・バスＤにリードされる。

次のバス・サイクルB2ではADREN（−）信号は“1"であ
り、直前のアクセスがADREN（−）信号が“0"で行われ
たため、アドレス生成器108は直前の内容に１を加えた
ワード・アドレス１（バイト・アドレス４）を生成し、
奇数アドレス・バンク103に格納されている4,5,6,7番地
のバイト・データ（２番目のワード・データW1）がバッ
ファ106を介してデータ・バスＤにリードされる。

３番目のバス・サイクルB3ではADREN（−）信号は“1"
であり、直前のアクセスがADREN（−）信号が“1"で行
われ、かつアドレス生成器108の内容が奇数（１）であ
るため、アドレス生成器108は直前の内容に１を加えた
ワード・アドレス２（バイト・アドレス８）を生成し、
偶数アドレス・バンク103に格納されている8,9,10,11番
地のバイト・データ（３番目のワード・データW2）がバ
ッファ105を介してデータ・バスＤにリードされ、同時
に奇数アドレス・バンク103に格納されている11,12,13,
14番地のバイト・データ（４番目のワード・データW3）
がバッファ107を介してアドレス・バスＡにリードされ
る。

４番目のバス・サイクルB4ではADREN（−）信号は“1"
であり、直前のアクセスがADREN（−）信号が“1"で行
われ、かつアドレス生成器108の内容が偶数（２）であ
るため、アドレス生成器108は直前の内容に２を加えた
ワード・アドレス４（バイト・アドレス16）を生成し、
５番目のワード・データW4と６番目のワード・データW5
が、それぞれデータ・バスＤならびにアドレス・バスＡ
にリードされる。

５番目のバス・サイクルB5では、４番目のバス・サイク
ルと同様の動作によって、７番目のワード・データW6と
８番目のワード・データW7がそれぞれデータ・バスＤな
らびにアドレス・バスＡにリードされる。

以上説明したように、本発明を用いれことで従来８回の
バス・サイクルを必要としたデータ転送を５回のバス・
サイクルで実現することができ、バス・サイクルの数は
約63％へ低減できる。

本動作例では８ワード分のデータ転送を例にとったが、
16ワード分のデータ転送では９回のバス・サイクルで約
56％へ低減、32ワード分のデータ転送ては17回のバス・
サイクルで約53％へ低減と、連続したアドレスに対する
アクセス回数が続くほど、従来に対してバス・サイクル
の数を最小1/2（50％）に低減するこてができる。

また、本動作例では偶数（ワード・）アドレスから始ま
る連続アクセスを例にとって説明したが、奇数（ワード
・）アドレスから始まる連続アクセスの場合は、２番目
のバス・サイクルにおいて、アドレス生成器108の値が
偶数になっているため、このバス・サイクルから、デー
タ・バスＤ、およびアドレス・バスＡの双方を用いた64
ビット・（２ワード・）データ転送を開始することがで
きる。

〔実施例２〕次に本発明の別の一実施例について説明する。

第２図に本実施例の構成を示す。前記第一の実施例の構
成に対して、バス・サイクル判別器220、アドレス・バ
スＡを介したデータ転送を行うことのできない従来のメ
モリ202、およびアドレス・バスＡを介したデータ転送
を行うことのできる命令キャッシュ・メモリ203を持つ
ことが特徴である。

バス・サイクル判別器220がCPU201が命令コードに対す
るアクセスであることを検出すると、前記第一の実施例
で述べたように連続アドレスに対するアクセスに関する
制御を行う。バス・サイクル判別器220が命令コード以
外のアクセスであることを検出すると、制御回路215は
連続アドレスに対するアクセスであってもアドレス・バ
スＡを用いたデータ転送を行わないよに制御する。

このような制御によって、命令キャッシュ・メモリ203
に命令コードに対するアクセスのみ、アドレス・バスＡ
を用いてデータを転送することができる。

命令キャッシュ・メモリは、一般のメイン・メモリに対
して記憶容量が大きくないのて、本発明に関するハード
ウェアを含めて集積（LSI）化することが可能である。
しかも命令コードに関しては、アクセスの連続性がオペ
ランド・データに対するものよりも大きいため、メモリ
全体に本発明を適用する場合と比較して、性能低下は小
さい。

〔発明の効果〕

以上説明したように、本発明を用い連続したアドレスに
対してアクセスする際に、CPUとメモリの間に接続され
たアドレス・バスを補助的なデータ・バスとして用いる
ことで、バス・サイクルを延長することなしに、従来よ
りも最大２倍の転送ルートを得ることができる。

特にCPUの命令コードのアクセスや、文字ストリングや
浮動小数点データのようにビット数の長いオペランド・
データを頻繁にアクセスする場合にこの効果が増す。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図面、第２図は
本発明の別の実施例の構成を示す図面、第３図は従来の
並列データ転送方式の構成を示す図面、第４図は基本的
なバス・サイクルのタイミングを示す図面、第５図は本
発明の第一の実施例における動作タイミングを示す図面
である。 101,201,301……CPU、102,202,302……メモリ、103……
偶数アドレス・バンク、104……奇数アドレス・バン
ク、105,106,107……バッファ、108……アドレス生成
器、109……制御回路、111……アドレス比較器、112…
…アドレス・バッファ、113,114……データ・ラッチ、1
15,215……制御回路、220……バス・サイクル判定器。

Claims

【特許請求の範囲】

【請求項１】アドレスバスとデータバスとで接続された
CPUとメモリとの間でデータ転送するデータ転送装置に
おいて、前記CPUから前記メモリに対するアクセスが連
続したアドレスに対して行われることを検出する検出手
段と、前記CPUの内部データバスを前記アドレスバスに
接続する手段と、前記データバスに接続される前記メモ
リ内の第１のメモリバンクと、前記データバスまたは前
記アドレスバスに選択的に接続される前記メモリ内の第
２のメモリバンクと、前記検出手段によって検出された
結果によって前記２つのメモリバンクに対するアドレス
を生成する手段とを有し、前記CPUが連続したアドレス
に対するアクセスを行うことを前記検出手段が検出した
場合に、前記アドレス生成手段によって生成されたアド
レスによって前記２つのメモリバンクをアクセスし、前
記２つのメモリバンクに対し複数のデータを同時に読み
出しあるいは書き込みすると共に、前記アドレスバス及
び前記データバスの双方を介して前記複数のデータを同
時に転送することを特徴とするデータ転送方式。