JPS61118850A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS61118850A JPS61118850A JP24102884A JP24102884A JPS61118850A JP S61118850 A JPS61118850 A JP S61118850A JP 24102884 A JP24102884 A JP 24102884A JP 24102884 A JP24102884 A JP 24102884A JP S61118850 A JPS61118850 A JP S61118850A
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- Japan
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- address space
- memory
- address
- cycle
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ旭理システムにおける外部記庫装置の
メモリ・サイクル長の制御を行なうマイクロプロセッサ
に関する。
メモリ・サイクル長の制御を行なうマイクロプロセッサ
に関する。
従来のマイクロプロセラ？は、例えば外部からのウェイ
ト信号により、メモリ・サイクル中にウェイト信号がア
クティブの間は、メモリーティクルのクロック数を延長
し、メモリーサイクル中にウェイト信号が全くアクティ
ブとならなければ、マイクロプロセッサが有する規定の
クロック数だけメモリ・サイクルを実行するように、外
部メモリのメモリ・サイクル長の制御は、外部信号を生
成する外部回路により行なわれている。
ト信号により、メモリ・サイクル中にウェイト信号がア
クティブの間は、メモリーティクルのクロック数を延長
し、メモリーサイクル中にウェイト信号が全くアクティ
ブとならなければ、マイクロプロセッサが有する規定の
クロック数だけメモリ・サイクルを実行するように、外
部メモリのメモリ・サイクル長の制御は、外部信号を生
成する外部回路により行なわれている。
上述した従来のマイクロプロセッサは、外部信号により
メモリのサイクル長を制御するため、スピードが異なる
メモリが混在するデータ処理装置では、外部にて、マイ
クロプロセッサが出力するメモリ拳アドンスを解読し、
各アドレス空間に対応するメモリのスピードに合わせた
ウェイト信号の制御を行なう必要がある。マイクロプロ
セッサが高速になると、外部にてメモリ・アドレスを解
読し、ウェイト信号を生成する時間が問題となシ、特に
、ウェイト時間がゼロの高速メモリを混在したシステム
では、ウェイトをゼロとする制御が困難となる。
メモリのサイクル長を制御するため、スピードが異なる
メモリが混在するデータ処理装置では、外部にて、マイ
クロプロセッサが出力するメモリ拳アドンスを解読し、
各アドレス空間に対応するメモリのスピードに合わせた
ウェイト信号の制御を行なう必要がある。マイクロプロ
セッサが高速になると、外部にてメモリ・アドレスを解
読し、ウェイト信号を生成する時間が問題となシ、特に
、ウェイト時間がゼロの高速メモリを混在したシステム
では、ウェイトをゼロとする制御が困難となる。
そこで、本発明の目的は、上述の欠点を除去するように
し、マイクロプロセッサの最高性能のシステムの構築を
容易とした改良されたマイクロプロセッサを提供するこ
とにある。
し、マイクロプロセッサの最高性能のシステムの構築を
容易とした改良されたマイクロプロセッサを提供するこ
とにある。
本発明のマイクロプロセッサは、外部メモリのアドレス
空間情報を格納するアドレス空間格納手段と、 このアドレス空間格納手段に対応して存在し、メモリ・
サイクルの長さを示す情報を格納するサイクル長格納手
段と、 生成されたメモリモード信号と該アドレス空間格納手段
の内容とを比較し、合致するアドレス空間を判定するア
ドレス空間判定手段と、このアドレス空間判定手段によ
り合致したアドレス空間格納手段に対応する該サイクル
長格納手段とを参照し、メモリ・サイクルのクロック数
を制御する制御手段と、 このアドレス空間格納手段とサイクル長格納手段にプロ
グラムによ勺任意の値をセットするセット手段とを含む
。
空間情報を格納するアドレス空間格納手段と、 このアドレス空間格納手段に対応して存在し、メモリ・
サイクルの長さを示す情報を格納するサイクル長格納手
段と、 生成されたメモリモード信号と該アドレス空間格納手段
の内容とを比較し、合致するアドレス空間を判定するア
ドレス空間判定手段と、このアドレス空間判定手段によ
り合致したアドレス空間格納手段に対応する該サイクル
長格納手段とを参照し、メモリ・サイクルのクロック数
を制御する制御手段と、 このアドレス空間格納手段とサイクル長格納手段にプロ
グラムによ勺任意の値をセットするセット手段とを含む
。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると１本発明に適用されるシステムはマ
イクロプロセッサ１００．第１−第３の外部メモリ１０
１−１０３． アドレスバス（Ａ−Ｂｕｓ）１０４お
よびデータバスＣＤ−Ｂｕｓ ）１０５から構成されて
いる。
イクロプロセッサ１００．第１−第３の外部メモリ１０
１−１０３． アドレスバス（Ａ−Ｂｕｓ）１０４お
よびデータバスＣＤ−Ｂｕｓ ）１０５から構成されて
いる。
第２図を参照すると、本発明の一実施例は、上述の外部
メモＩＪＩＯＩ−１０３との間で送受される命令および
データを格納するメモリデータレジスタ４、このレジス
タ４からの命令を解読して、アドレス演算を行ないアド
レスおよび制御信号を発生する命令演算制御部５、この
命令演算制御部５における演算の中間結果等を格納する
ための内部ンジスタ鮮６、前記制御部６からのアドレス
を格納するメモリアドレスレジスタ（ＭＡＲ）１、前記
制御部６から与えられるメモリ・サイクルを延長するだ
めのクロック情報を格納する複数のサイクル長レジスタ
（ＷｆＬＡｌｌ、Ｗ几Ｂ２１．ＷＲ，Ｃ３１）、アドレ
ス空間情報を格納するアドレス空間レジスタ（ＡＲＡＩ
Ｏ，ＡＲＢ２０．ＡＲＣ３０）、前記メモリアドレスレ
ジスタｌからのアドレスとアドレス空間レジスタ１０−
３０の内容とを比較し、合致するアドレス空間に対応す
るサイクル長レジスタ１１−３１からのメモリ・サイク
ル延長クロック数を出力するアドレス空間判定部２、オ
よび外部から与えられるクロック信号７を基礎として、
アドレス空間判定部２から与えられる延長クロック数に
よりメモリリード信号ＭＥＭ８およびストローブＳＴＢ
信号９を出力するタイミング制御部３から構成されてい
る。
メモＩＪＩＯＩ−１０３との間で送受される命令および
データを格納するメモリデータレジスタ４、このレジス
タ４からの命令を解読して、アドレス演算を行ないアド
レスおよび制御信号を発生する命令演算制御部５、この
命令演算制御部５における演算の中間結果等を格納する
ための内部ンジスタ鮮６、前記制御部６からのアドレス
を格納するメモリアドレスレジスタ（ＭＡＲ）１、前記
制御部６から与えられるメモリ・サイクルを延長するだ
めのクロック情報を格納する複数のサイクル長レジスタ
（ＷｆＬＡｌｌ、Ｗ几Ｂ２１．ＷＲ，Ｃ３１）、アドレ
ス空間情報を格納するアドレス空間レジスタ（ＡＲＡＩ
Ｏ，ＡＲＢ２０．ＡＲＣ３０）、前記メモリアドレスレ
ジスタｌからのアドレスとアドレス空間レジスタ１０−
３０の内容とを比較し、合致するアドレス空間に対応す
るサイクル長レジスタ１１−３１からのメモリ・サイク
ル延長クロック数を出力するアドレス空間判定部２、オ
よび外部から与えられるクロック信号７を基礎として、
アドレス空間判定部２から与えられる延長クロック数に
よりメモリリード信号ＭＥＭ８およびストローブＳＴＢ
信号９を出力するタイミング制御部３から構成されてい
る。
次に本発明の一実施例の動作を第１図および第２図を参
照しながら詳細に説明する。
照しながら詳細に説明する。
マイクロプロセッサ１００の規定のメモリ・サイクルは
、ＴＩ、Ｔ２．Ｔａの３クロツクである。
、ＴＩ、Ｔ２．Ｔａの３クロツクである。
第２図に示される例では、規定の３クロツクのメモリ・
サイクルが５クロツクに延長される。Ａ−Ｂｕｓ １０
４上には、メモリのアドレスをメモリ書サイクル中出力
し、Ｄ−Ｂｕｓ１０５には、外部メモリから読出す場合
は、Ｔａのタイミングでデータを引取り、外部メモリに
書込む場合は、メモリーティクル中、書込みデータを出
力する。メモリモード信号は、メモりｅサイクル中メモ
リ・アクセスを示す状態を保ち、ストローブ信号は、
Ａ −Ｂｕｓ ｌ Ｑ ４． Ｄ−Ｂｕｓ １０５上
０７ ）”Ｌ／ス、 ７’−タを保証するクロックとし
てマイクロプロセッサ１００が出力する。
サイクルが５クロツクに延長される。Ａ−Ｂｕｓ １０
４上には、メモリのアドレスをメモリ書サイクル中出力
し、Ｄ−Ｂｕｓ１０５には、外部メモリから読出す場合
は、Ｔａのタイミングでデータを引取り、外部メモリに
書込む場合は、メモリーティクル中、書込みデータを出
力する。メモリモード信号は、メモりｅサイクル中メモ
リ・アクセスを示す状態を保ち、ストローブ信号は、
Ａ −Ｂｕｓ ｌ Ｑ ４． Ｄ−Ｂｕｓ １０５上
０７ ）”Ｌ／ス、 ７’−タを保証するクロックとし
てマイクロプロセッサ１００が出力する。
第１−第３の外部メモリ１０１，１０２．および１０３
は、性能がそれぞれ異なり、メモリ・サイクルのクロッ
ク数をそれぞれ１３１，１４１゜ｎ５″とする。アドレ
ス空間レジスタＩＯＫは、第１の外部メモＩＪ １０１
のアドレス空間情報を、サイクル長レジスタ１１には、
延長クロック数としてｌ０１１を、アドレス空間レジス
タ２０には、第２の外部メモリ１０２のアドレス空間情
報を、サイクル長レジスタ２１には、延長クロック数と
して １１１をアドレス空間レジスタ３０には、第３の
外部メモ！７１０３のアドレス空間情報をサイクル長レ
ジスタ３１には延長クロック数として１２ｍをプログラ
ムによりそれぞれセットする。
は、性能がそれぞれ異なり、メモリ・サイクルのクロッ
ク数をそれぞれ１３１，１４１゜ｎ５″とする。アドレ
ス空間レジスタＩＯＫは、第１の外部メモＩＪ １０１
のアドレス空間情報を、サイクル長レジスタ１１には、
延長クロック数としてｌ０１１を、アドレス空間レジス
タ２０には、第２の外部メモリ１０２のアドレス空間情
報を、サイクル長レジスタ２１には、延長クロック数と
して １１１をアドレス空間レジスタ３０には、第３の
外部メモ！７１０３のアドレス空間情報をサイクル長レ
ジスタ３１には延長クロック数として１２ｍをプログラ
ムによりそれぞれセットする。
かようにして、マイクロプロセッサ１００は、性能がそ
れぞれ異なる＠１−第３の外部メモリ１０１．１０２．
および１０３を混在させたシステムを制御することが可
能となる。
れぞれ異なる＠１−第３の外部メモリ１０１．１０２．
および１０３を混在させたシステムを制御することが可
能となる。
本発明のマイクロプロセッサ１２は、外部メモリのアド
レス空間情報を判定し、各アドレス空間に対応する外部
メモリのメモリ・サイクル長をプロセッサ内にて制御可
能とすることにより、外部にて、前述のＷＡ Ｉ Ｔ信
号を生成する回路が不要になる。さらに１外部回路のオ
ーバーヘッドの一要因を除いたことから、高性能マイク
ロプロセッサが有する最高性能を引出すシステムの構築
を容易とすることができる。
レス空間情報を判定し、各アドレス空間に対応する外部
メモリのメモリ・サイクル長をプロセッサ内にて制御可
能とすることにより、外部にて、前述のＷＡ Ｉ Ｔ信
号を生成する回路が不要になる。さらに１外部回路のオ
ーバーヘッドの一要因を除いたことから、高性能マイク
ロプロセッサが有する最高性能を引出すシステムの構築
を容易とすることができる。
第１図は本発明の一実施例を示す図、および第２図は本
発明の一実施例のマイクロプロセッサが外部メモリをア
クセスする場合のタイムチャートを示す。 第１図および第２図において、１・・・・・・メモリア
ドレスレジスタ、２・・・・・・アドレス空間判定部、
３・・・・・・タイミング制御部、４・・・・・・
メモリデータレジスタ、５・・・・・・命令演算制御部
、６・・・・・・内部レジスタ詳、７・・・・・・クロ
ック、８・・・・・・メモリリード信号、９・・・・・
・ストローブ信号、１０・・・・・・アドレス空間レジ
スタ、１１・・・・・・サイクル長レジスタ、２０・・
・・・・アドレス空間レジスタ、２１・・・・・・サイ
クル長レジスタ、３０・・・・・・アドレス空間レジス
タ、３１・山・・サイクル長レジスタ、１００・・・・
・・マイクロプロセッサ、１０１・・・・・・第１の外
部メモリ、１０２・・・・・・第２の外部メモＩＪ、１
０３・・・・・・第３の外部メモ１ハ１０４・・・・・
・アドレスバス、１０５・・・・・・データバス。
発明の一実施例のマイクロプロセッサが外部メモリをア
クセスする場合のタイムチャートを示す。 第１図および第２図において、１・・・・・・メモリア
ドレスレジスタ、２・・・・・・アドレス空間判定部、
３・・・・・・タイミング制御部、４・・・・・・
メモリデータレジスタ、５・・・・・・命令演算制御部
、６・・・・・・内部レジスタ詳、７・・・・・・クロ
ック、８・・・・・・メモリリード信号、９・・・・・
・ストローブ信号、１０・・・・・・アドレス空間レジ
スタ、１１・・・・・・サイクル長レジスタ、２０・・
・・・・アドレス空間レジスタ、２１・・・・・・サイ
クル長レジスタ、３０・・・・・・アドレス空間レジス
タ、３１・山・・サイクル長レジスタ、１００・・・・
・・マイクロプロセッサ、１０１・・・・・・第１の外
部メモリ、１０２・・・・・・第２の外部メモＩＪ、１
０３・・・・・・第３の外部メモ１ハ１０４・・・・・
・アドレスバス、１０５・・・・・・データバス。
Claims (1)
- 【特許請求の範囲】 外部メモリのアドレス空間情報を格納するアドレス空
間格納手段と、 このアドレス空間格納手段に対応して存在しメモリ、サ
イクルの長さを示す情報を収容するサイクル長格納手段
と、 生成されたメモリ・アドレスと前記アドレス空間格納手
段の内容とを比較し合致するアドレス空間を判定するア
ドレス空間判定手段と、 このアドレス空間判定手段により合致したアドレス空間
格納手段に対応する該サイクル長格納手段を参照し、メ
モリ・サイクルのクロック数を制御する制御手段と、 前記アドレス空間格納手段とサイクル長格納手段とにプ
ログラムにより任意の値をセットするセット手段とを含
むことを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24102884A JPS61118850A (ja) | 1984-11-15 | 1984-11-15 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24102884A JPS61118850A (ja) | 1984-11-15 | 1984-11-15 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61118850A true JPS61118850A (ja) | 1986-06-06 |
Family
ID=17068251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24102884A Pending JPS61118850A (ja) | 1984-11-15 | 1984-11-15 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61118850A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379158A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Ltd | バス制御方式 |
| JPS6385842A (ja) * | 1986-09-30 | 1988-04-16 | Nec Corp | 情報処理装置 |
| JPS63148346A (ja) * | 1986-12-12 | 1988-06-21 | Hitachi Ltd | 情報処理装置 |
| JPH01306939A (ja) * | 1988-06-03 | 1989-12-11 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH02108142A (ja) * | 1988-10-17 | 1990-04-20 | Fujitsu Ltd | プロセッサアクセスウェイト制御回路 |
| JPH02181252A (ja) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | 情報処理装置 |
| JPH02235156A (ja) * | 1989-03-08 | 1990-09-18 | Canon Inc | 情報処理装置 |
| JPH03149635A (ja) * | 1989-11-06 | 1991-06-26 | Mitsubishi Electric Corp | メモリコントロールユニット |
| WO1991020037A1 (fr) * | 1990-06-11 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Micro-ordinateur monopuce |
| JPH0449442A (ja) * | 1990-06-19 | 1992-02-18 | Nec Corp | メモリブロック管理ユニット |
| JPH04131949A (ja) * | 1990-09-25 | 1992-05-06 | Nec Corp | メモリアクセス制御装置 |
| JPH04241651A (ja) * | 1991-01-16 | 1992-08-28 | Nec Corp | マイクロコンピュータ |
| JPH04321145A (ja) * | 1991-04-22 | 1992-11-11 | Toshiba Corp | プロセッサシステム |
-
1984
- 1984-11-15 JP JP24102884A patent/JPS61118850A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379158A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Ltd | バス制御方式 |
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| JPH02235156A (ja) * | 1989-03-08 | 1990-09-18 | Canon Inc | 情報処理装置 |
| JPH03149635A (ja) * | 1989-11-06 | 1991-06-26 | Mitsubishi Electric Corp | メモリコントロールユニット |
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| JPH0449442A (ja) * | 1990-06-19 | 1992-02-18 | Nec Corp | メモリブロック管理ユニット |
| JPH04131949A (ja) * | 1990-09-25 | 1992-05-06 | Nec Corp | メモリアクセス制御装置 |
| JPH04241651A (ja) * | 1991-01-16 | 1992-08-28 | Nec Corp | マイクロコンピュータ |
| JPH04321145A (ja) * | 1991-04-22 | 1992-11-11 | Toshiba Corp | プロセッサシステム |
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