JPH04241651A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH04241651A JPH04241651A JP299291A JP299291A JPH04241651A JP H04241651 A JPH04241651 A JP H04241651A JP 299291 A JP299291 A JP 299291A JP 299291 A JP299291 A JP 299291A JP H04241651 A JPH04241651 A JP H04241651A
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- memory
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- microcomputer
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- 238000010586 diagram Methods 0.000 description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000003079 width control Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にメモリ空間をブロックに分割しメモリアクセ
スを制御するマイクロコンピュータに関する。
関し、特にメモリ空間をブロックに分割しメモリアクセ
スを制御するマイクロコンピュータに関する。
【０００２】
【従来の技術】近年、ＯＡ（オフィス・オートメーショ
ン）装置である、ワープロ・プリンタの需要が急激にの
びており、同時に高機能化、高速化が図られている。
ン）装置である、ワープロ・プリンタの需要が急激にの
びており、同時に高機能化、高速化が図られている。
【０００３】高速化手段のひとつとして、装置に使用さ
れるメモリの１回のデータ入出力ビット数（入出力幅）
を大きくとる手法がある。例えば、従来８ビットであっ
たものを、１６ビットに変更すると、論理的にはメモリ
データを転送するデータ・バスの使用効率が２倍になり
、高速化が得られる。ところが、文字フォントを格納す
るメモリであるキャラクタジェネレータＲＯＭは、８ビ
ットのものが主流である。結果として、プログラムや制
御データを１６ビットで入出力し、キャラクタジェネレ
ータＲＯＭを８ビットで出力することになる。このよう
な、メモリの入出力が８ビット、１６ビットの２種類が
同一のシステムに混在する場合、データバス幅を切り替
える制御手段が必要となる。
れるメモリの１回のデータ入出力ビット数（入出力幅）
を大きくとる手法がある。例えば、従来８ビットであっ
たものを、１６ビットに変更すると、論理的にはメモリ
データを転送するデータ・バスの使用効率が２倍になり
、高速化が得られる。ところが、文字フォントを格納す
るメモリであるキャラクタジェネレータＲＯＭは、８ビ
ットのものが主流である。結果として、プログラムや制
御データを１６ビットで入出力し、キャラクタジェネレ
ータＲＯＭを８ビットで出力することになる。このよう
な、メモリの入出力が８ビット、１６ビットの２種類が
同一のシステムに混在する場合、データバス幅を切り替
える制御手段が必要となる。
【０００４】この制御を目的として、現在、マイクロコ
ンピュータの中にはデータバス幅の切り替え手段を有す
るものが出現している。
ンピュータの中にはデータバス幅の切り替え手段を有す
るものが出現している。
【０００５】図８はデータバス幅の切り替え機能を有す
る従来のマイクロコンピュータとメモリを接続した概略
図である。マイクロコンピュータ８００はデータバス幅
を切り替えるための入力端子Ｂ８／Ｂ１６を有する。入
力端子Ｂ８／Ｂ１６に“０”が入力された場合は、デー
タバス幅を８ビットで制御を行い、“１”が入力された
場合は、１６ビットで制御を行なう。
る従来のマイクロコンピュータとメモリを接続した概略
図である。マイクロコンピュータ８００はデータバス幅
を切り替えるための入力端子Ｂ８／Ｂ１６を有する。入
力端子Ｂ８／Ｂ１６に“０”が入力された場合は、デー
タバス幅を８ビットで制御を行い、“１”が入力された
場合は、１６ビットで制御を行なう。
【０００６】マイクロコンピュータ８００がメモリをア
クセスするために、アドレスバス１９４にメモリアドレ
スを出力すると、アドレスデコーダ１５０にてどのメモ
リに対するアクセスであるかが判定される。
クセスするために、アドレスバス１９４にメモリアドレ
スを出力すると、アドレスデコーダ１５０にてどのメモ
リに対するアクセスであるかが判定される。
【０００７】（１） １６ビット入出力構成のメモリ
０（１５３および１５４）へのアクセスの場合は、チッ
プセレクト信号１５２がアクティブ（“０”）となり、
バス幅信号生成回路８５６の図示された論理により、バ
ス幅指定信号８５７が１となって、入力端子Ｂ８／Ｂ１
６に与えられる。よって、マイクロコンピュータ８００
はデータバス幅を１６ビットとして制御を行なう。
０（１５３および１５４）へのアクセスの場合は、チッ
プセレクト信号１５２がアクティブ（“０”）となり、
バス幅信号生成回路８５６の図示された論理により、バ
ス幅指定信号８５７が１となって、入力端子Ｂ８／Ｂ１
６に与えられる。よって、マイクロコンピュータ８００
はデータバス幅を１６ビットとして制御を行なう。
【０００８】（２） ８ビット出力構成のメモリｎ（
１５５）へのアクセスの場合は、チップセレクト信号１
５１がアクティブ（“０”）となり、バス幅信号生成回
路８５６の図示された論理により、バスは幅指定信号８
５７が０となって、入力端子Ｂ８／Ｂ１６に与えられる
。 よって、マイクロコンピュータ８００はデータバス幅を
８ビットとして制御を行なう。
１５５）へのアクセスの場合は、チップセレクト信号１
５１がアクティブ（“０”）となり、バス幅信号生成回
路８５６の図示された論理により、バスは幅指定信号８
５７が０となって、入力端子Ｂ８／Ｂ１６に与えられる
。 よって、マイクロコンピュータ８００はデータバス幅を
８ビットとして制御を行なう。
【０００９】
【発明が解決しようとする課題】上述したように、従来
のマイクロコンピュータは、データバス幅の切り替えを
マイクロコンピュータの入力端子で制御するため、マイ
クロコンピュータの外部回路としてバス幅信号発生回路
を設ける必要がある。こうした回路の必要性は、システ
ムの経済性を低下させる。
のマイクロコンピュータは、データバス幅の切り替えを
マイクロコンピュータの入力端子で制御するため、マイ
クロコンピュータの外部回路としてバス幅信号発生回路
を設ける必要がある。こうした回路の必要性は、システ
ムの経済性を低下させる。
【００１０】本発明の目的は、外部回路が不要なマイク
ロコンピュータを提供することにある。
ロコンピュータを提供することにある。
【００１１】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、メモリ空間を一個以上のメモリブロックに分
割するために、隣接しあうメモリブロック間の境界アド
レスを符号化した複数のメモリブロック定義情報を格納
するメモリブロック定義情報格納手段と、メモリブロッ
クへのアクセスの際に入出力を行なうデータのビット数
情報をメモリブロックの数だけ格納するデータビット数
情報格納手段と、メモリブロック定義情報とメモリアク
セスにおけるアドレス値とを入力し該メモリアクセスの
対象となるメモリブロックを指定するメモリブロック指
定情報を出力するデコード手段と、メモリブロック指定
情報を入力しデータビット数情報格納手段から該当する
メモリブロックのデータビット数情報を選択する手段と
を有し、選択されたデータビット数情報に基づいてメモ
リアクセスを実行することを特徴とする。
ュータは、メモリ空間を一個以上のメモリブロックに分
割するために、隣接しあうメモリブロック間の境界アド
レスを符号化した複数のメモリブロック定義情報を格納
するメモリブロック定義情報格納手段と、メモリブロッ
クへのアクセスの際に入出力を行なうデータのビット数
情報をメモリブロックの数だけ格納するデータビット数
情報格納手段と、メモリブロック定義情報とメモリアク
セスにおけるアドレス値とを入力し該メモリアクセスの
対象となるメモリブロックを指定するメモリブロック指
定情報を出力するデコード手段と、メモリブロック指定
情報を入力しデータビット数情報格納手段から該当する
メモリブロックのデータビット数情報を選択する手段と
を有し、選択されたデータビット数情報に基づいてメモ
リアクセスを実行することを特徴とする。
【００１２】
【実施例】図１に、本発明のマイクロコンピュータ１０
０とメモリの接続を示す。マイクロコンピュータ１００
はメモリに対するデータバス幅の切り替え情報を内部に
有するためにデータバス幅情報の入力端子に相当する端
子を有していない。したがって、本実施例では、従来例
で説明した図８にあるようなバス幅信号発生回路は存在
しない。
０とメモリの接続を示す。マイクロコンピュータ１００
はメモリに対するデータバス幅の切り替え情報を内部に
有するためにデータバス幅情報の入力端子に相当する端
子を有していない。したがって、本実施例では、従来例
で説明した図８にあるようなバス幅信号発生回路は存在
しない。
【００１３】また、マイクロコンピュータ１００は、メ
モリ空間を複数のメモリブロックに分割して制御するブ
ロック制御ユニットを有している。制御されるメモリブ
ロック数は使用されるメモリ素子の種類を想定した数と
なっており、高速・小容量ＳＲＡＭなどに適応するため
のサイズを小刻みに指定可能なメモリブロックと、低速
・大容量ＲＯＭなどに適応するためのサイズを大まかに
指定可能なメモリブロックとを複数設定している。
モリ空間を複数のメモリブロックに分割して制御するブ
ロック制御ユニットを有している。制御されるメモリブ
ロック数は使用されるメモリ素子の種類を想定した数と
なっており、高速・小容量ＳＲＡＭなどに適応するため
のサイズを小刻みに指定可能なメモリブロックと、低速
・大容量ＲＯＭなどに適応するためのサイズを大まかに
指定可能なメモリブロックとを複数設定している。
【００１４】図２に、マイクロコンピュータ１００にお
けるデータバス幅を切り替えてメモリアクセスを制御す
るためのバスサイクル制御部のブロック図を示す。この
マイクロコンピュータ１００は、１メガバイトの空間を
種々のサイズからなる最大５個のメモリブロックに分割
しており、以下下位アドレスからブロック０、ブロック
１、ブロック２、ブロック３、ブロック４とよぶ。
けるデータバス幅を切り替えてメモリアクセスを制御す
るためのバスサイクル制御部のブロック図を示す。この
マイクロコンピュータ１００は、１メガバイトの空間を
種々のサイズからなる最大５個のメモリブロックに分割
しており、以下下位アドレスからブロック０、ブロック
１、ブロック２、ブロック３、ブロック４とよぶ。
【００１５】まず、図２のバスサイクル制御部の構成と
各部の機能を説明する。内部バス１９０は、不図示の中
央演算処理装置（ＣＰＵ）などとの間で、アドレス値、
入出力データ、各種のレジスタ設定値等の入出力が行わ
れるものである。アドレスラッチ１９１は、内部バス１
９０に出力されたアドレス値を格納し、Ａバス１９２へ
格納したアドレス値を常時出力する。データラッチ１９
５は、内部バス１９０に出力された出力データを格納し
Ｄバス１９６へ格納した出力データを常時出力するか、
外部データバス１９８の入力データを格納し内部バス１
９０へ出力する。
各部の機能を説明する。内部バス１９０は、不図示の中
央演算処理装置（ＣＰＵ）などとの間で、アドレス値、
入出力データ、各種のレジスタ設定値等の入出力が行わ
れるものである。アドレスラッチ１９１は、内部バス１
９０に出力されたアドレス値を格納し、Ａバス１９２へ
格納したアドレス値を常時出力する。データラッチ１９
５は、内部バス１９０に出力された出力データを格納し
Ｄバス１９６へ格納した出力データを常時出力するか、
外部データバス１９８の入力データを格納し内部バス１
９０へ出力する。
【００１６】ブロック制御ユニット１０１には、ブロッ
ク定義レジスタ１１０とブロックデコーダ１２０とが含
まれる。ブロック定義レジスタ１１０は内部バス１９０
に出力される、ブロック定義レジスタ設定値（ブロック
定義データ）を格納し、常時ブロックデコーダ１２０へ
出力する。ブロック定義データは、メモリ空間のブロッ
ク分割数（最大５）と、各メモリブロックのサイズとを
示す情報の集合であり、ユーザがプログラムにてメモリ
操作命令等を使用することにより、ＣＰＵから内部バス
１９０へ出力される。
ク定義レジスタ１１０とブロックデコーダ１２０とが含
まれる。ブロック定義レジスタ１１０は内部バス１９０
に出力される、ブロック定義レジスタ設定値（ブロック
定義データ）を格納し、常時ブロックデコーダ１２０へ
出力する。ブロック定義データは、メモリ空間のブロッ
ク分割数（最大５）と、各メモリブロックのサイズとを
示す情報の集合であり、ユーザがプログラムにてメモリ
操作命令等を使用することにより、ＣＰＵから内部バス
１９０へ出力される。
【００１７】ブロック定義レジスタ１１０は、２ビット
のフィールドを４フィールド分有しており、ブロック０
の終了アドレス情報を格納するフィールドであるＭＢ０
、ブロック１の終了アドレス情報を格納するフィールド
であるＭＢ１、ブロック２の終了アドレス情報を格納す
るフィールドであるＭＢ２、ブロック３の終了アドレス
情報を格納するフィールドであるＭＢ３からなる。なお
、ブロック定義データの詳細については、後述する。
のフィールドを４フィールド分有しており、ブロック０
の終了アドレス情報を格納するフィールドであるＭＢ０
、ブロック１の終了アドレス情報を格納するフィールド
であるＭＢ１、ブロック２の終了アドレス情報を格納す
るフィールドであるＭＢ２、ブロック３の終了アドレス
情報を格納するフィールドであるＭＢ３からなる。なお
、ブロック定義データの詳細については、後述する。
【００１８】ブロックデコーダ１２０は、このブロック
定義デコーダと、Ａバス１９２へ出力されたアドレス値
とを入力し、アドレス値が、ブロック０を指す場合はブ
ロック０指定信号１３０をアクティブに、ブロック１を
指す場合はブロック１指定信号１３１をアクティブに、
ブロック２を指す場合はブロック２指定信号１３２をア
クティブに、ブロック３を指す場合はブロック３指定信
号１３３をアクティブに、ブロック４を指す場合はブロ
ック４指定信号１３４をアクティブにする。
定義デコーダと、Ａバス１９２へ出力されたアドレス値
とを入力し、アドレス値が、ブロック０を指す場合はブ
ロック０指定信号１３０をアクティブに、ブロック１を
指す場合はブロック１指定信号１３１をアクティブに、
ブロック２を指す場合はブロック２指定信号１３２をア
クティブに、ブロック３を指す場合はブロック３指定信
号１３３をアクティブに、ブロック４を指す場合はブロ
ック４指定信号１３４をアクティブにする。
【００１９】バスサイズ制御レジスタ１６０は、内部バ
ス１９０に出力されるバスサイズ制御レジスタ設定値（
データバス幅制御データ）を格納する。データバス幅制
御データは、メモリアクセスの対象となるメモリブロッ
ク毎のデータバス幅の指定情報の集合であり、ユーザが
プログラムにてメモリ操作命令等を使用することにより
、ＣＰＵから内部バス１９０へ出力される。
ス１９０に出力されるバスサイズ制御レジスタ設定値（
データバス幅制御データ）を格納する。データバス幅制
御データは、メモリアクセスの対象となるメモリブロッ
ク毎のデータバス幅の指定情報の集合であり、ユーザが
プログラムにてメモリ操作命令等を使用することにより
、ＣＰＵから内部バス１９０へ出力される。
【００２０】データバス幅制御データは、１ブロックに
１ビットが対応しており、合計５ブロック分の５ビット
からなる。各１ビットの値は、例えば“０”のときはデ
ータバス幅が８ビット、“１”のときはデータバス幅が
１６ビット、という意味を有する。
１ビットが対応しており、合計５ブロック分の５ビット
からなる。各１ビットの値は、例えば“０”のときはデ
ータバス幅が８ビット、“１”のときはデータバス幅が
１６ビット、という意味を有する。
【００２１】バスサイズ制御レジスタ１６０は、１ビッ
トのフィールドを５フィールド分有しており、ブロック
０のデータバス幅情報を格納するフィールドであるＢＳ
０、ブロック１のデータバス幅情報を格納するフィール
ドであるＢＳ１、ブロック２のデータバス幅情報を格納
するフィールドであるＢＳ２、ブロック３のデータバス
幅情報を格納するフィールドであるＢＳ３、ブロック４
のデータバス幅情報を格納するフィールドであるＢＳ４
から成る。
トのフィールドを５フィールド分有しており、ブロック
０のデータバス幅情報を格納するフィールドであるＢＳ
０、ブロック１のデータバス幅情報を格納するフィール
ドであるＢＳ１、ブロック２のデータバス幅情報を格納
するフィールドであるＢＳ２、ブロック３のデータバス
幅情報を格納するフィールドであるＢＳ３、ブロック４
のデータバス幅情報を格納するフィールドであるＢＳ４
から成る。
【００２２】ブロック０指定信号１３０がアクティブの
ときはＢＳ０の格納値が、ブロック１指定信号１３１が
アクティブのときはＢＳ１の格納値が、ブロック２指定
信号１３２がアクティブのときはＢＳ２の格納値が、ブ
ロック３指定信号１３３がアクティブのときはＢＳ３の
格納値が、ブロック４指定信号１３４がアクティブのと
きはＢＳ４の格納値が、それぞれバスサイズ制御情報１
７１としてバスサイクル制御ユニット１８０へ出力され
る。
ときはＢＳ０の格納値が、ブロック１指定信号１３１が
アクティブのときはＢＳ１の格納値が、ブロック２指定
信号１３２がアクティブのときはＢＳ２の格納値が、ブ
ロック３指定信号１３３がアクティブのときはＢＳ３の
格納値が、ブロック４指定信号１３４がアクティブのと
きはＢＳ４の格納値が、それぞれバスサイズ制御情報１
７１としてバスサイクル制御ユニット１８０へ出力され
る。
【００２３】図１は、少くともＢＳ０に“１”、ＢＳ４
に“０”が設定され、ＢＳ０に対応するメモリブロック
０のメモリ０（１５３，１５４）が１６ビット入出力構
成、ＢＳ４に対応するメモリブロック４のメモリ４（１
５５）が８ビット出力構成である場合の接続を示してい
る。
に“０”が設定され、ＢＳ０に対応するメモリブロック
０のメモリ０（１５３，１５４）が１６ビット入出力構
成、ＢＳ４に対応するメモリブロック４のメモリ４（１
５５）が８ビット出力構成である場合の接続を示してい
る。
【００２４】バスサイクル制御ユニット１８０は、上述
したデータバス幅制御データの意味にしたがったデータ
バス幅の制御を含めて、ドライバ信号Ａ１８１とドライ
バ信号Ｄ１８２とを順次、所定のクロック数の間アクテ
ィブにしながら、アドレスバスドライバ１９３とデータ
バスドライバ１９７とを制御して、外部アドレスバス１
９４および外部データバス１９８を操作し、目的のバス
制御を遂行する。
したデータバス幅制御データの意味にしたがったデータ
バス幅の制御を含めて、ドライバ信号Ａ１８１とドライ
バ信号Ｄ１８２とを順次、所定のクロック数の間アクテ
ィブにしながら、アドレスバスドライバ１９３とデータ
バスドライバ１９７とを制御して、外部アドレスバス１
９４および外部データバス１９８を操作し、目的のバス
制御を遂行する。
【００２５】つぎに、ブロック制御ユニット１０１を詳
細に説明する。図３は、ブロックデコーダ１２０を論理
素子で記述した、ブロック制御ユニット１０１の詳細図
である。Ａ１６、Ａ１７、Ａ１８、Ａ１９は、図２に示
したＡバス１９２の上位４ビットである。このブロック
デコーダ１２０を１メガバイトのメモリ空間に適用する
と、図４に示すようなメモリブロック分割が実現する。
細に説明する。図３は、ブロックデコーダ１２０を論理
素子で記述した、ブロック制御ユニット１０１の詳細図
である。Ａ１６、Ａ１７、Ａ１８、Ａ１９は、図２に示
したＡバス１９２の上位４ビットである。このブロック
デコーダ１２０を１メガバイトのメモリ空間に適用する
と、図４に示すようなメモリブロック分割が実現する。
【００２６】上述したようにブロック定義レジスタ１１
０のフィールドＭＢ０は２ビットであり、ブロック０の
終了アドレス情報を格納する。ＭＢ０の値が００Ｂのと
きはブロック０の終了アドレスが開始アドレス（図４中
のＯＫの位置）から６４キロバイト（以下、キロバイト
をＫＢと記す）の位置であり、０１Ｂのときは同じく１
２８ＫＢの位置であり、１０Ｂのときは同じく１９２Ｋ
Ｂの位置であり、１１Ｂのときは同じく２５６ＫＢの位
置である。
０のフィールドＭＢ０は２ビットであり、ブロック０の
終了アドレス情報を格納する。ＭＢ０の値が００Ｂのと
きはブロック０の終了アドレスが開始アドレス（図４中
のＯＫの位置）から６４キロバイト（以下、キロバイト
をＫＢと記す）の位置であり、０１Ｂのときは同じく１
２８ＫＢの位置であり、１０Ｂのときは同じく１９２Ｋ
Ｂの位置であり、１１Ｂのときは同じく２５６ＫＢの位
置である。
【００２７】また、フィールドＭＢ１はブロック１の終
了アドレス情報を格納し、ＭＢ１の値が００Ｂのときは
ブロック１の終了アドレスが開始アドレスから１２８Ｋ
Ｂの位置であり、０１Ｂのときは同じく２５６ＫＢの位
置であり、１０Ｂのときは同じく３８４ＫＢの位置であ
り、１１Ｂのときは同じく５１２ＫＢの位置である。
了アドレス情報を格納し、ＭＢ１の値が００Ｂのときは
ブロック１の終了アドレスが開始アドレスから１２８Ｋ
Ｂの位置であり、０１Ｂのときは同じく２５６ＫＢの位
置であり、１０Ｂのときは同じく３８４ＫＢの位置であ
り、１１Ｂのときは同じく５１２ＫＢの位置である。
【００２８】さらに、フィールドＭＢ２はブロック２の
終了アドレス情報を格納し、ＭＢ２の値が００Ｂのとき
はブロック２の終了アドレスが開始アドレスから２５６
ＫＢの位置であり、０１Ｂのときは同じく５１２ＫＢの
位置であり、１０Ｂのときは同じく７６８ＫＢの位置で
あり、１１Ｂのときは同じく１メガバイト（以下、メガ
バイトをＭＢと記す）の位置である。
終了アドレス情報を格納し、ＭＢ２の値が００Ｂのとき
はブロック２の終了アドレスが開始アドレスから２５６
ＫＢの位置であり、０１Ｂのときは同じく５１２ＫＢの
位置であり、１０Ｂのときは同じく７６８ＫＢの位置で
あり、１１Ｂのときは同じく１メガバイト（以下、メガ
バイトをＭＢと記す）の位置である。
【００２９】そして、フィールドＭＢ３はブロック３の
終了アドレス情報を格納し、ＭＢ３の値が００Ｂのとき
はブロック３の終了アドレスが開始アドレスから６４０
ＫＢの位置であり、０１Ｂのときは同じく７６８ＫＢの
位置であり、１０Ｂのときは同じく８９６ＫＢの位置で
あり、１１Ｂのときは同じく１ＭＢの位置である。ここ
で、図４のブロック分割図ＭＢ０、ＭＢ１、ＭＢ２、Ｍ
Ｂ３をそれぞれ、０１Ｂ、０１Ｂ、０１Ｂ、１０Ｂに設
定した場合を示している。
終了アドレス情報を格納し、ＭＢ３の値が００Ｂのとき
はブロック３の終了アドレスが開始アドレスから６４０
ＫＢの位置であり、０１Ｂのときは同じく７６８ＫＢの
位置であり、１０Ｂのときは同じく８９６ＫＢの位置で
あり、１１Ｂのときは同じく１ＭＢの位置である。ここ
で、図４のブロック分割図ＭＢ０、ＭＢ１、ＭＢ２、Ｍ
Ｂ３をそれぞれ、０１Ｂ、０１Ｂ、０１Ｂ、１０Ｂに設
定した場合を示している。
【００３０】なお、あるメモリブロックの終了アドレス
が、より下位アドレスに配置されるメモリブロックの終
了アドレスより小さくなるようにブロック定義レジスタ
１１０が設定された場合は、図３に示すブロックデコー
ダ１２０の論理より、より下位のブロック定義が有効と
なり、上位のブロックのサイズは０となる。
が、より下位アドレスに配置されるメモリブロックの終
了アドレスより小さくなるようにブロック定義レジスタ
１１０が設定された場合は、図３に示すブロックデコー
ダ１２０の論理より、より下位のブロック定義が有効と
なり、上位のブロックのサイズは０となる。
【００３１】以上の説明から、各メモリブロックの取り
得る主なサイズは、次のようになる（ただし、合計サイ
ズが１ＭＢを越えることはできない）。
得る主なサイズは、次のようになる（ただし、合計サイ
ズが１ＭＢを越えることはできない）。
【００３２】ブロック０：６４ＫＢ、１２８ＫＢ、１９
２ＫＢ、２５６ＫＢ ブロック１： ０ＫＢ、 ６４ＫＢ、１２８ＫＢ、
２５６ＫＢ、３８４ＫＢ ブロック２： ０ＫＢ、 ６４ＫＢ、１２８ＫＢ、
２５６ＫＢ、３８４ＫＢ、５１２ＫＢ、７６８ＫＢ、ブ
ロック３： ０ＫＢ、１２８ＫＢ、２５６ＫＢ、
３８４ＫＢ、５１２ＫＢ、７６８ＫＢ ブロック４： ０ＫＢ、１２８ＫＢ、２５６ＫＢ
、３８４ＫＢこうした中から、ユーザのシステムで使用
されるメモリ素子の種類とサイズに応じて、ブロック数
と各ブロックのサイズを決定する。
２ＫＢ、２５６ＫＢ ブロック１： ０ＫＢ、 ６４ＫＢ、１２８ＫＢ、
２５６ＫＢ、３８４ＫＢ ブロック２： ０ＫＢ、 ６４ＫＢ、１２８ＫＢ、
２５６ＫＢ、３８４ＫＢ、５１２ＫＢ、７６８ＫＢ、ブ
ロック３： ０ＫＢ、１２８ＫＢ、２５６ＫＢ、
３８４ＫＢ、５１２ＫＢ、７６８ＫＢ ブロック４： ０ＫＢ、１２８ＫＢ、２５６ＫＢ
、３８４ＫＢこうした中から、ユーザのシステムで使用
されるメモリ素子の種類とサイズに応じて、ブロック数
と各ブロックのサイズを決定する。
【００３３】図５に、本発明の第２の実施例のマイクロ
コンピュータにおけるデータバス幅を切り替えてメモリ
アクセスを制御するためのバスサイクル制御部のブロッ
ク図を示す。このマイクロコンピュータは１６メガバイ
トの空間を種々のサイズからなる最大６個のメモリブロ
ックに分割しており、以下下位アドレスからブロック０
、ブロック１、ブロック２、ブロック３、ブロック４、
ブロック５とよぶ。
コンピュータにおけるデータバス幅を切り替えてメモリ
アクセスを制御するためのバスサイクル制御部のブロッ
ク図を示す。このマイクロコンピュータは１６メガバイ
トの空間を種々のサイズからなる最大６個のメモリブロ
ックに分割しており、以下下位アドレスからブロック０
、ブロック１、ブロック２、ブロック３、ブロック４、
ブロック５とよぶ。
【００３４】本実施例のバスサイクル制御部が、第１の
実施例のバスサイクル制御部と異なるのは、ブロックデ
コーダ５２０が図６に示す構成であることと、バスサイ
ズ制御レジスタ５６０にＢＳ５が付加され６ビット構成
となることと、および、ブロック５指定信号５３５が追
加されたことである。
実施例のバスサイクル制御部と異なるのは、ブロックデ
コーダ５２０が図６に示す構成であることと、バスサイ
ズ制御レジスタ５６０にＢＳ５が付加され６ビット構成
となることと、および、ブロック５指定信号５３５が追
加されたことである。
【００３５】図６は、ブロックデコーダ５２０を論理素
子で記述した、ブロック制御ユニット５０１の詳細図で
ある。Ａ１７、Ａ１８、Ａ１９、Ａ２０、Ａ２１、Ａ２
２、Ａ２３は、図５のＡバス１９２の上位７ビットであ
る。このブロックデコーダ５２０を１６ＭＢのメモリ空
間に適用すると、図７に示すようなメモリブロック分割
が実現する。ＭＢ０の値が００Ｂのときはブロック０の
終了アドレスが開始アドレス（図７中の０Ｋの位置）か
ら１２８ＫＢの位置であり、０１Ｂのときは同じく２５
６ＫＢの位置であり、１０Ｂのときは同じく３８４ＫＢ
の位置であり、１１Ｂのときは同じく５１２ＫＢの位置
である。
子で記述した、ブロック制御ユニット５０１の詳細図で
ある。Ａ１７、Ａ１８、Ａ１９、Ａ２０、Ａ２１、Ａ２
２、Ａ２３は、図５のＡバス１９２の上位７ビットであ
る。このブロックデコーダ５２０を１６ＭＢのメモリ空
間に適用すると、図７に示すようなメモリブロック分割
が実現する。ＭＢ０の値が００Ｂのときはブロック０の
終了アドレスが開始アドレス（図７中の０Ｋの位置）か
ら１２８ＫＢの位置であり、０１Ｂのときは同じく２５
６ＫＢの位置であり、１０Ｂのときは同じく３８４ＫＢ
の位置であり、１１Ｂのときは同じく５１２ＫＢの位置
である。
【００３６】また、フィールドＭＢ１はブロック１の終
了アドレス情報を格納し、ＭＢ１の値が００Ｂのときは
ブロック１の終了アドレスが開始アドレスから２５６Ｋ
Ｂの位置であり、０１Ｂのときは同じく５１２ＫＢの位
置であり、１０Ｂのときは同じく７６８ＫＢの位置であ
り、１１Ｂのときは同じく１ＭＢの位置である。
了アドレス情報を格納し、ＭＢ１の値が００Ｂのときは
ブロック１の終了アドレスが開始アドレスから２５６Ｋ
Ｂの位置であり、０１Ｂのときは同じく５１２ＫＢの位
置であり、１０Ｂのときは同じく７６８ＫＢの位置であ
り、１１Ｂのときは同じく１ＭＢの位置である。
【００３７】さらに、フィールドＭＢ２はブロック２の
終了アドレス情報を格納し、ＭＢ２の値が００Ｂのとき
はブロック２の終了アドレスが開始アドレスから６４０
ＫＢの位置であり、０１Ｂのときは同じく７６８ＫＢの
位置であり、１０Ｂのときは同じく８９６ＫＢの位置で
あり、１１Ｂのときは同じく１ＭＢの位置である。
終了アドレス情報を格納し、ＭＢ２の値が００Ｂのとき
はブロック２の終了アドレスが開始アドレスから６４０
ＫＢの位置であり、０１Ｂのときは同じく７６８ＫＢの
位置であり、１０Ｂのときは同じく８９６ＫＢの位置で
あり、１１Ｂのときは同じく１ＭＢの位置である。
【００３８】そして、フィールドＭＢ３はブロック４の
終了アドレス情報を格納し、ＭＢ３の値が００Ｂのとき
はブロック４の終了アドレスが開始アドレスから２ＭＢ
の位置であり、０１Ｂのときは同じく４ＭＢの位置であ
り、１０Ｂのときは同じく６ＭＢの位置であり、１１Ｂ
のときは同じく８ＭＢの位置である。
終了アドレス情報を格納し、ＭＢ３の値が００Ｂのとき
はブロック４の終了アドレスが開始アドレスから２ＭＢ
の位置であり、０１Ｂのときは同じく４ＭＢの位置であ
り、１０Ｂのときは同じく６ＭＢの位置であり、１１Ｂ
のときは同じく８ＭＢの位置である。
【００３９】なお、ブロック３の終了アドレスはＦＦＦ
ＦＦＨ（Ｈは、十六進数表現を意味する）、ブロック４
の開始アドレスは１ＭＢの位置に、どちらも固定である
。これは、高速なＲＯＭ、ＰＲＯＭ、ＳＲＡＭ、ＤＲＡ
Ｍ等のプログラム制御用メモリ素子を下位１ＭＢ内に配
置し、比較的高速性の要求されない大容量データ用のＤ
ＲＡＭや文字フォントが格納されたＲＯＭなどを上位１
５ＭＢに配置することに適する。
ＦＦＨ（Ｈは、十六進数表現を意味する）、ブロック４
の開始アドレスは１ＭＢの位置に、どちらも固定である
。これは、高速なＲＯＭ、ＰＲＯＭ、ＳＲＡＭ、ＤＲＡ
Ｍ等のプログラム制御用メモリ素子を下位１ＭＢ内に配
置し、比較的高速性の要求されない大容量データ用のＤ
ＲＡＭや文字フォントが格納されたＲＯＭなどを上位１
５ＭＢに配置することに適する。
【００４０】図７中のメモリブロック分割図はＭＢ０、
ＭＢ１、ＭＢ２、ＭＢ３をそれぞれ、０１Ｂ、０１Ｂ、
１０Ｂ、１０Ｂに設定した場合を示している。
ＭＢ１、ＭＢ２、ＭＢ３をそれぞれ、０１Ｂ、０１Ｂ、
１０Ｂ、１０Ｂに設定した場合を示している。
【００４１】バスサイズ制御レジスタ５６０には、ブロ
ック５のデータバス幅の指定情報を格納するフィールド
であるＢＳ５が追加されており、ブロック５指定信号５
３５がアクティブのときＢＳ５の格納値がバスサイズ制
御情報１７１としてバスサイクル制御ユニット１８０へ
出力される。
ック５のデータバス幅の指定情報を格納するフィールド
であるＢＳ５が追加されており、ブロック５指定信号５
３５がアクティブのときＢＳ５の格納値がバスサイズ制
御情報１７１としてバスサイクル制御ユニット１８０へ
出力される。
【００４２】以上の説明から、各メモリブロックの取り
得るサイズは次のようになる（なお、ブロック０、１、
２、３の合計サイズが１ＭＢを、ブロック４、５の合計
サイズが１５ＭＢを、それぞれ越えることはできない）
。
得るサイズは次のようになる（なお、ブロック０、１、
２、３の合計サイズが１ＭＢを、ブロック４、５の合計
サイズが１５ＭＢを、それぞれ越えることはできない）
。
【００４３】ブロック０：１２８ＫＢ、２５６ＫＢ、３
８４ＫＢ、５１２ＫＢ ブロック１： ０ＫＢ、１２８ＫＢ、２５６ＫＢ
、３８４ＫＢ、５１２ＫＢ、６４０ＫＢ、７６８ＫＢ、
９８６ＫＢ ブロック２： ０ＫＢ、１２８ＫＢ、２５６ＫＢ
、３９４ＫＢ、５１２ＫＢ、６４０ＫＢ、７６８ＫＢ、
ブロック３： ０ＫＢ、１２８ＫＢ、２５６ＫＢ
、３８４ＫＢ ブロック４： １ＭＢ、 ３ＭＢ、
５ＭＢ、 ７ＭＢ ブロック５： ８ＭＢ、 １０ＭＢ、 １２
ＭＢ、 １４ＭＢ こうした中から、ユーザのシステムで使用されるメモリ
素子の種類とサイズに応じて、ブロック数と各ブロック
のサイズを決定する。
８４ＫＢ、５１２ＫＢ ブロック１： ０ＫＢ、１２８ＫＢ、２５６ＫＢ
、３８４ＫＢ、５１２ＫＢ、６４０ＫＢ、７６８ＫＢ、
９８６ＫＢ ブロック２： ０ＫＢ、１２８ＫＢ、２５６ＫＢ
、３９４ＫＢ、５１２ＫＢ、６４０ＫＢ、７６８ＫＢ、
ブロック３： ０ＫＢ、１２８ＫＢ、２５６ＫＢ
、３８４ＫＢ ブロック４： １ＭＢ、 ３ＭＢ、
５ＭＢ、 ７ＭＢ ブロック５： ８ＭＢ、 １０ＭＢ、 １２
ＭＢ、 １４ＭＢ こうした中から、ユーザのシステムで使用されるメモリ
素子の種類とサイズに応じて、ブロック数と各ブロック
のサイズを決定する。
【００４４】
【発明の効果】上述したように、本発明によるマイクロ
コンピュータは内部に格納されたメモリに対するデータ
バス幅情報に基づいて切り替え制御を行うために、マイ
クロコンピュータの外部回路に従来例で示した様なバス
幅信号発生回路を設ける必要がない。よってユーザシス
テムの経済性の向上が図れる。
コンピュータは内部に格納されたメモリに対するデータ
バス幅情報に基づいて切り替え制御を行うために、マイ
クロコンピュータの外部回路に従来例で示した様なバス
幅信号発生回路を設ける必要がない。よってユーザシス
テムの経済性の向上が図れる。
【図１】第１の実施例のマイクロコンピュータ１００と
メモリの接続図である。
メモリの接続図である。
【図２】第１の実施例のバスサイクル制御部のブロック
図である。
図である。
【図３】第１の実施例のブロック制御ユニット１０１の
詳細なブロック図である。
詳細なブロック図である。
【図４】第１の実施例におけるメモリのブロック分割図
である。
である。
【図５】第２の実施例のバスサイクル制御部のブロック
図である。
図である。
【図６】第２の実施例のブロック制御ユニット５０１の
詳細なブロック図である。
詳細なブロック図である。
【図７】第２の実施例におけるメモリのブロック分割図
である。
である。
【図８】従来例のマイクロコンピュータ８００とメモリ
の接続図である。
の接続図である。
１００，８００ マイクロコンピュータ１０１，
５０１ ブロック制御ユニット１１０ ブ
ロック定義レジスタ １２０，５２０ ブロックデコーダ１３０，１３
１，１３２，１３３，１３４，５３５ ブロック
指定信号 １５０ アドレスデコーダ １５１，１５２ チップセレクト信号１５３，１
５４，１５５ メモリ１６０，５６０ バ
スサイズ制御レジスタ１７１，５７１ バスサイ
ズ制御情報１８０ バスサイクル制御ユニット１
８１，１８２ ドライバ信号 １８５ メモリ・リード信号 １８６ 上位バイト側メモリ・ライト信号１８７
下位バイト側メモリ・ライト信号１９０
内部バス １９１ アドレスラッチ １９２ Ａバス １９３ アドレスバスドライバ １９４ 外部アドレスバス １９５ データラッチ １９６ Ｄバス １９７ データバスドライバ １９８ 外部データバス ８５６ バス幅信号生成回路 ８５７ バス幅指定信号
５０１ ブロック制御ユニット１１０ ブ
ロック定義レジスタ １２０，５２０ ブロックデコーダ１３０，１３
１，１３２，１３３，１３４，５３５ ブロック
指定信号 １５０ アドレスデコーダ １５１，１５２ チップセレクト信号１５３，１
５４，１５５ メモリ１６０，５６０ バ
スサイズ制御レジスタ１７１，５７１ バスサイ
ズ制御情報１８０ バスサイクル制御ユニット１
８１，１８２ ドライバ信号 １８５ メモリ・リード信号 １８６ 上位バイト側メモリ・ライト信号１８７
下位バイト側メモリ・ライト信号１９０
内部バス １９１ アドレスラッチ １９２ Ａバス １９３ アドレスバスドライバ １９４ 外部アドレスバス １９５ データラッチ １９６ Ｄバス １９７ データバスドライバ １９８ 外部データバス ８５６ バス幅信号生成回路 ８５７ バス幅指定信号
Claims (1)
- 【請求項１】 隣接しあうメモリブロック間の境界ア
ドレスを符号化した複数のメモリブロック定義情報を格
納するメモリブロック定義情報格納手段と、メモリブロ
ックへのアクセスの際に入出力を行うデータのビット数
情報をメモリブロックの数だけ格納するデータビット数
情報格納手段と、前記メモリブロック定義情報とメモリ
アクセスにおけるアドレス値とを入力しこのメモリアク
セスの対象となるメモリブロックを指定するメモリブロ
ック指定情報を出力するデコード手段と、前記メモリブ
ロック指定情報を入力し前記データビット数情報格納手
段から該当するメモリブロックのデータビット数情報を
選択する手段とを有することを特徴とするマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP299291A JPH04241651A (ja) | 1991-01-16 | 1991-01-16 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP299291A JPH04241651A (ja) | 1991-01-16 | 1991-01-16 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241651A true JPH04241651A (ja) | 1992-08-28 |
Family
ID=11544875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP299291A Pending JPH04241651A (ja) | 1991-01-16 | 1991-01-16 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241651A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191905A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 情報処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118850A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | マイクロプロセツサ |
| JPS6386046A (ja) * | 1986-09-30 | 1988-04-16 | Pfu Ltd | メモリ・セレクト方式 |
| JPS63261445A (ja) * | 1987-04-20 | 1988-10-28 | Hitachi Ltd | メモリ制御方式 |
-
1991
- 1991-01-16 JP JP299291A patent/JPH04241651A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118850A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | マイクロプロセツサ |
| JPS6386046A (ja) * | 1986-09-30 | 1988-04-16 | Pfu Ltd | メモリ・セレクト方式 |
| JPS63261445A (ja) * | 1987-04-20 | 1988-10-28 | Hitachi Ltd | メモリ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191905A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 情報処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |