JPS6145347A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6145347A JPS6145347A JP59167481A JP16748184A JPS6145347A JP S6145347 A JPS6145347 A JP S6145347A JP 59167481 A JP59167481 A JP 59167481A JP 16748184 A JP16748184 A JP 16748184A JP S6145347 A JPS6145347 A JP S6145347A
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- FVICENFBEMJOCE-RTFNQGFNSA-N [(7r,8r,9s,10r,11s,13s,14s,17s)-7,11,13-trimethyl-3-oxo-2,6,7,8,9,10,11,12,14,15,16,17-dodecahydro-1h-cyclopenta[a]phenanthren-17-yl] undecanoate Chemical compound C([C@H]1C)C2=CC(=O)CC[C@@H]2[C@@H]2[C@@H]1[C@@H]1CC[C@H](OC(=O)CCCCCCCCCC)[C@@]1(C)C[C@@H]2C FVICENFBEMJOCE-RTFNQGFNSA-N 0.000 description 3
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
出力装置奪同−基板上Ｃ：内蔵したマイクロコンピュー
タ（＝関する。
タ（＝関する。
コンビュータンステムの小型化、軽量化の技法の一つと
して、従来例々のチップで行っていたタイマ機能１割込
み機能等の周辺機能を１？ツプに取り込むことで高集積
化を図る方式がある。
して、従来例々のチップで行っていたタイマ機能１割込
み機能等の周辺機能を１？ツプに取り込むことで高集積
化を図る方式がある。
第１０図はＡ／ｌ）コンバータ１０４、タイマ１０５、
割込みコントローラ１０６、シリアルインターフェース
１０７を入出力装置（以下、ｉｌｏと称す）として内部
に持つ１テツグマイクロコンピユータ１０１のブロック
図である。ＣＰＵ１０２はパス１０８を通して外部パス
との間でデータの授受を行う。ＶＤコンバータ１０４、
タイマ１０５、割込みコントローラ１０６、シリアルイ
ンターフェース１０７の内部Ｉ１０はＣＰＵ１０２の入
出力命令の実行により初期設定される。ＣＰＵ１０２が
入出力命令を実行すると、アクセスされた内部１１０の
アドレスをアドレスバス１０９を通してデコーダ１０６
へ出力すると共ζ；、出力命令の場合は、設定するデー
タを内部データバス１１０を通しアクセスされた内部Ｉ
１０へ出力する。ここで、！Ｊ１１図に示すように各内
部Ｉ１０１０４〜１０７はそれぞれレジスタ群を持って
おり、その各々のレジスタに対し第１２図に示すように
Ｉ１０アドレスが割当てられている。例えば、割込みコ
ントローラ１０６内（：はレジスタＭＫＨ，レジスタＭ
ＫＬの２本のレジスタがあり、レジスタＭ Ｋ Ｈｌニ
一対しては６Ｈ，レジスタＭＫＬに対しては７Ｈが工１
０アドレスとして割当てられている。デコーダ１０６は
アドレスバス１０９より入力したアドレス情報をデコー
ドし、第１２図に示すｘ１０アドレス（＝従い対応する
レジスタへセレクト信号を発生する。いコンバータ１０
４４；対しては内蔵する５本のレジスタＡＮＭ、ＣＲＯ
，ＣＲ１，ＣＲ２，ＣＲ５に対し５本のセレクト信号線
群１１６を、タイマ１０５Ｃ二対しては内蔵する５本の
レジスタＥＯＭ。
割込みコントローラ１０６、シリアルインターフェース
１０７を入出力装置（以下、ｉｌｏと称す）として内部
に持つ１テツグマイクロコンピユータ１０１のブロック
図である。ＣＰＵ１０２はパス１０８を通して外部パス
との間でデータの授受を行う。ＶＤコンバータ１０４、
タイマ１０５、割込みコントローラ１０６、シリアルイ
ンターフェース１０７の内部Ｉ１０はＣＰＵ１０２の入
出力命令の実行により初期設定される。ＣＰＵ１０２が
入出力命令を実行すると、アクセスされた内部１１０の
アドレスをアドレスバス１０９を通してデコーダ１０６
へ出力すると共ζ；、出力命令の場合は、設定するデー
タを内部データバス１１０を通しアクセスされた内部Ｉ
１０へ出力する。ここで、！Ｊ１１図に示すように各内
部Ｉ１０１０４〜１０７はそれぞれレジスタ群を持って
おり、その各々のレジスタに対し第１２図に示すように
Ｉ１０アドレスが割当てられている。例えば、割込みコ
ントローラ１０６内（：はレジスタＭＫＨ，レジスタＭ
ＫＬの２本のレジスタがあり、レジスタＭ Ｋ Ｈｌニ
一対しては６Ｈ，レジスタＭＫＬに対しては７Ｈが工１
０アドレスとして割当てられている。デコーダ１０６は
アドレスバス１０９より入力したアドレス情報をデコー
ドし、第１２図に示すｘ１０アドレス（＝従い対応する
レジスタへセレクト信号を発生する。いコンバータ１０
４４；対しては内蔵する５本のレジスタＡＮＭ、ＣＲＯ
，ＣＲ１，ＣＲ２，ＣＲ５に対し５本のセレクト信号線
群１１６を、タイマ１０５Ｃ二対しては内蔵する５本の
レジスタＥＯＭ。
ＥＴＭＭ、ＴＭＭ、ＴＭＯ，ＴＭｌに対し５本のセレク
ト信号線群１１４を、割込みコン・トローラ１０６に対
しては内蔵する２本のレジスタＭＫＨ，ＭＨＬに対し２
本のセレクト信号線群１１１を、シリアルインターフェ
ース１０７Ｃ二対しても内蔵する２本のレジスタＳＭＨ
，ＳＭＬに対し２本のセレクト信号線群１１２を、すな
わちそれぞれ内蔵する合計１４本のレジスタに対し、合
計１４本からなるセレクト信号線群のうちの１本（＝セ
レクト信号を出力する。
ト信号線群１１４を、割込みコン・トローラ１０６に対
しては内蔵する２本のレジスタＭＫＨ，ＭＨＬに対し２
本のセレクト信号線群１１１を、シリアルインターフェ
ース１０７Ｃ二対しても内蔵する２本のレジスタＳＭＨ
，ＳＭＬに対し２本のセレクト信号線群１１２を、すな
わちそれぞれ内蔵する合計１４本のレジスタに対し、合
計１４本からなるセレクト信号線群のうちの１本（＝セ
レクト信号を出力する。
すなわち、本従来例によれば、内部Ｉ１０１；対するＩ
１０アドレスはあらかじめハードフェアにより固定され
ており、ソフトウェアにより任意ζ二設定できない。
１０アドレスはあらかじめハードフェアにより固定され
ており、ソフトウェアにより任意ζ二設定できない。
このように、従来は、内部Ｉ１０アドレスを固定した１
チツプマイクロコンピユータを作り、それを基にしてシ
ステムを構築する手法がとられてき。
チツプマイクロコンピユータを作り、それを基にしてシ
ステムを構築する手法がとられてき。
た。ところが、既存の大きなシステムを前記の１チツプ
マイクロコンピユータを用いて小型、軽量化しようとし
た場合、ノ蔦−ドクエア構成が同じであっても、Ｉ１０
アドレスの違いがソフトウェアの移植に大きな弊害を生
むことがある。つまり、工１０アドレスが異なるため移
植するソフトウェアのＩ１０ドライバ（入出力装置制御
プログラム）を書き直さなくてはならない。また、第１
２図Ｃ二示すように本従来例では内部Ｉ１０領域と外部
Ｉ１０領域も固定されており、ＳＰｌ、ＳＦ３は内部Ｉ
１０としては未使用の空間でありながら外部で使用する
ことはできない。
マイクロコンピユータを用いて小型、軽量化しようとし
た場合、ノ蔦−ドクエア構成が同じであっても、Ｉ１０
アドレスの違いがソフトウェアの移植に大きな弊害を生
むことがある。つまり、工１０アドレスが異なるため移
植するソフトウェアのＩ１０ドライバ（入出力装置制御
プログラム）を書き直さなくてはならない。また、第１
２図Ｃ二示すように本従来例では内部Ｉ１０領域と外部
Ｉ１０領域も固定されており、ＳＰｌ、ＳＦ３は内部Ｉ
１０としては未使用の空間でありながら外部で使用する
ことはできない。
以上述べたように、従来の１ｙ−ツブマイクロコンピュ
ータは、１）内部Ｉ１０アドレスを自由に設定できない
、 ２）内部Ｉ１０領域に外部Ｉ１０を挿入できないた
め、拡張性に制約がある、 ３）内部Ｉ１０領域に無駄
なアドレス空間が生じる等の欠点を有していた。
ータは、１）内部Ｉ１０アドレスを自由に設定できない
、 ２）内部Ｉ１０領域に外部Ｉ１０を挿入できないた
め、拡張性に制約がある、 ３）内部Ｉ１０領域に無駄
なアドレス空間が生じる等の欠点を有していた。
したがって、本発明の目的は、比較的簡単なハードフェ
ア構成により内部Ｉ１０アドレスをソフトウェアで任意
に設定できるマイクロコンピュータを提供することにあ
る。
ア構成により内部Ｉ１０アドレスをソフトウェアで任意
に設定できるマイクロコンピュータを提供することにあ
る。
本発明のマイクロコンピュータは、入出力装置の固有の
アドレスを保持するレジスタと、ＣＰＵが入出力装置を
アクセスする際に出力するＩ１０アドレスと前記レジス
タに蓄えられている固有のアドレスとを比奴し、一致し
たときに対応する入出力装置なな択する選択信号を発生
する比較器な有することを特徴とする。
アドレスを保持するレジスタと、ＣＰＵが入出力装置を
アクセスする際に出力するＩ１０アドレスと前記レジス
タに蓄えられている固有のアドレスとを比奴し、一致し
たときに対応する入出力装置なな択する選択信号を発生
する比較器な有することを特徴とする。
以下、図面を参照しながら本発明の詳細な説明する。第
１図は本発明の一実施例である、内部Ｉ１０を同一基板
上に内蔵したマイクロコンピュータ４０１のブロック図
である。ＣＰＵ４０２はマイクロコンピュータ４０１の
心臓部に相当し、パス４１５を通して命令を取り込み、
実行する。ＤＭＡユニット４０４、割込みコントロール
ユニツ） ４０５．シリアルコミユニケーンコンユニッ
ト４０６、タイマ／カウンタユニット４０７はマイクロ
コンピュータ４０１の内部Ｉ１０であす、ＣＰＵ４０２
が入出力命令を実行することにより内部データバス４１
２を介してデータの授受を行う。
１図は本発明の一実施例である、内部Ｉ１０を同一基板
上に内蔵したマイクロコンピュータ４０１のブロック図
である。ＣＰＵ４０２はマイクロコンピュータ４０１の
心臓部に相当し、パス４１５を通して命令を取り込み、
実行する。ＤＭＡユニット４０４、割込みコントロール
ユニツ） ４０５．シリアルコミユニケーンコンユニッ
ト４０６、タイマ／カウンタユニット４０７はマイクロ
コンピュータ４０１の内部Ｉ１０であす、ＣＰＵ４０２
が入出力命令を実行することにより内部データバス４１
２を介してデータの授受を行う。
デコーダ４０６はそのロケーションがアドレスではなく
その保持している内容１：よって識別される連想メモリ
（：よって植成され、ＣＰＵ４０２がデコーダ４０３
（：対し出力命令を実行することにより、各内部Ｉ１０
ユニット４０４〜４０７のＩｌｏ ７ドレスが設定さ
れる。次に入出力命令が実行されると、デコーダ４０３
では保持しているアドレスと入出力命令によりアクセス
されたアドレスを比較し、一致したならばセレクト信号
線４０８〜４１１のうち１本に対してセレクト信号を発
生し、各内部Ｉ１０ユニット４０４〜４０７のうち１ユ
ニツトを選択する、。
その保持している内容１：よって識別される連想メモリ
（：よって植成され、ＣＰＵ４０２がデコーダ４０３
（：対し出力命令を実行することにより、各内部Ｉ１０
ユニット４０４〜４０７のＩｌｏ ７ドレスが設定さ
れる。次に入出力命令が実行されると、デコーダ４０３
では保持しているアドレスと入出力命令によりアクセス
されたアドレスを比較し、一致したならばセレクト信号
線４０８〜４１１のうち１本に対してセレクト信号を発
生し、各内部Ｉ１０ユニット４０４〜４０７のうち１ユ
ニツトを選択する、。
ここで第２図に示すように各内部Ｉ１０ユニット４０４
〜４０７はそれぞれ内部レジスタ群ＤＭＡＵ。
〜４０７はそれぞれ内部レジスタ群ＤＭＡＵ。
ＩＣＵ、ＳＣＵ、ＴＣＵを持っており、アクセスされた
内部Ｉ１０ユニット内でレジスタを選択しなければなら
ない。そこで、第１図に示すように内部アドレスバス４
１３より前記レジスタを迩択するのに必要なアドレスの
下位数ビットを入力し、各内部Ｉ１０ユニット４０４〜
４０７内でレジスタの選択を行っている。
内部Ｉ１０ユニット内でレジスタを選択しなければなら
ない。そこで、第１図に示すように内部アドレスバス４
１３より前記レジスタを迩択するのに必要なアドレスの
下位数ビットを入力し、各内部Ｉ１０ユニット４０４〜
４０７内でレジスタの選択を行っている。
第３図は、第１図のデコーダ４０３の一実施例を示す回
路図である。ＤＭＡＵＲはＤＭＡユニット４０４のＩ１
０アドレスを保持している連想メモリ、ＩＣＵＲは割込
みコントロールユニット４０５のＩ１０アドレスを保持
している連想メモリ、ＴＣＵＲはタイマ／カウンタユニ
ット４０７のＩ１０アドレスを保持している連想メモリ
、Ｓ ＣＵＲはシリアルコミュニケーションユニット４
０６のＩ１０アドレスを保持している連想メモリで、い
ずれ（８ピツト構成である。ＣＰＵ４０２より連想メモ
リＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，５ＣＵＲの１つへ
の出力命令があると、デコーダ６０１により信号線６１
０〜６１６の１本を“１”として連想メモリＤＭＡＵＲ
。
路図である。ＤＭＡＵＲはＤＭＡユニット４０４のＩ１
０アドレスを保持している連想メモリ、ＩＣＵＲは割込
みコントロールユニット４０５のＩ１０アドレスを保持
している連想メモリ、ＴＣＵＲはタイマ／カウンタユニ
ット４０７のＩ１０アドレスを保持している連想メモリ
、Ｓ ＣＵＲはシリアルコミュニケーションユニット４
０６のＩ１０アドレスを保持している連想メモリで、い
ずれ（８ピツト構成である。ＣＰＵ４０２より連想メモ
リＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，５ＣＵＲの１つへ
の出力命令があると、デコーダ６０１により信号線６１
０〜６１６の１本を“１”として連想メモリＤＭＡＵＲ
。
ＩＣＵＲ，ＴＣＵＲ，５ＣＵＲの１つを書き込み許可状
態とする。書き込みデータはデータ線ＩＯ〜エフより入
力する。次に、連想メモ９ ＤＭＡＵＲ，ＩＣＵＲ。
態とする。書き込みデータはデータ線ＩＯ〜エフより入
力する。次に、連想メモ９ ＤＭＡＵＲ，ＩＣＵＲ。
ＴＣＵＲ，８ＣＩＪＲ以外への入出力命令があると、ア
ドレスの下位８ビツトをデータ線！０〜エフより連想メ
モリＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，８ＣＵＲへ入力
し、連想メモリＤＭＡＵ乳Ｉ ＣＵＲ，ＴＣＵＲ，５Ｃ
ＵＲが保持していたアドレスとデータ線工０〜Ｉ７より
入力したアドレスが一致したら、信号線６０６〜６０９
のうち一致した連想メモリからの信号線を“１″にし、
それ以外の信号線を“０″にして第１図の各内部Ｉ１０
ユニット４０４〜４０７へのセレクト信号線４０８〜４
１１へ伝達する。ここで、セレクト信号線４０８〜４１
１のいずれか１本が１′であれば、セレクト信号線４０
８〜４１１を入力とする４人カオア回路６２３の出力ｍ
／ＩＮも１″となり外部Ｉ１０を禁止する。一方、セレ
クト信号線４０８〜４１１のすべてが“Ｏ″ならば、４
人カオア回路６２３の出力ＥＸＴ／ＩＮも“０″となり
外部Ｉ１０を許可する。まず、マイクロコンピュータ４
０１の初期状態Ｃ二おいて連想メモ９ＤＭＡυＲ，ＩＣ
ＵＲ，ＴＣＵＲ，５ＣＵＲを設定する。設定（；は出力
命令を用い、各連想メモリＤＭＡＵＲ，ＩＣＵＲ。
ドレスの下位８ビツトをデータ線！０〜エフより連想メ
モリＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，８ＣＵＲへ入力
し、連想メモリＤＭＡＵ乳Ｉ ＣＵＲ，ＴＣＵＲ，５Ｃ
ＵＲが保持していたアドレスとデータ線工０〜Ｉ７より
入力したアドレスが一致したら、信号線６０６〜６０９
のうち一致した連想メモリからの信号線を“１″にし、
それ以外の信号線を“０″にして第１図の各内部Ｉ１０
ユニット４０４〜４０７へのセレクト信号線４０８〜４
１１へ伝達する。ここで、セレクト信号線４０８〜４１
１のいずれか１本が１′であれば、セレクト信号線４０
８〜４１１を入力とする４人カオア回路６２３の出力ｍ
／ＩＮも１″となり外部Ｉ１０を禁止する。一方、セレ
クト信号線４０８〜４１１のすべてが“Ｏ″ならば、４
人カオア回路６２３の出力ＥＸＴ／ＩＮも“０″となり
外部Ｉ１０を許可する。まず、マイクロコンピュータ４
０１の初期状態Ｃ二おいて連想メモ９ＤＭＡυＲ，ＩＣ
ＵＲ，ＴＣＵＲ，５ＣＵＲを設定する。設定（；は出力
命令を用い、各連想メモリＤＭＡＵＲ，ＩＣＵＲ。
ＴＣＵＲ，５ＣＵＲは第４図に示すよ′５に、６４ｋｂ
ｙｔ・（ＯＨ〜ＦＦＦＦＨ）のエリアドレス空間の上位
４バイト（：配置され、連想メモリＤＭＡＵＲはＦＦＦ
ＦＨ１連想メモリＩＣＵＲはＦＦＦＥＨ，連想メモリＴ
ＣＵＲはＦＦＦＤＨ，連想メモリ５ＣＵＲはＦＦＦＣＨ
にそれぞれ固定Ｉ１０アドレスを割当てられてν）る。
ｙｔ・（ＯＨ〜ＦＦＦＦＨ）のエリアドレス空間の上位
４バイト（：配置され、連想メモリＤＭＡＵＲはＦＦＦ
ＦＨ１連想メモリＩＣＵＲはＦＦＦＥＨ，連想メモリＴ
ＣＵＲはＦＦＦＤＨ，連想メモリ５ＣＵＲはＦＦＦＣＨ
にそれぞれ固定Ｉ１０アドレスを割当てられてν）る。
これらの固定Ｉ１０アドレスＦＦＦＣＨ〜ＦＦＦＦＨを
２進数で表わすと、第５図鑑＝示すよう：＝上位ピッ）
Ｄ２〜Ｄ１５はすべて“１”であり、これをＳ２とする
と上位ピッ）Ｄ２〜Ｄ１５がすべて“１”のとき、ｓ２
＝“１″となる。下位ピッ）ＤＯをＳＯ１下位ピッ）Ｄ
Ｉ＆Ｓ１とすると、連想メモリＤＭＡＵＲ，ＩＣＵＲ，
ＴＣＵＲ，５ＣＵＲは表−１に示す関係となる。
２進数で表わすと、第５図鑑＝示すよう：＝上位ピッ）
Ｄ２〜Ｄ１５はすべて“１”であり、これをＳ２とする
と上位ピッ）Ｄ２〜Ｄ１５がすべて“１”のとき、ｓ２
＝“１″となる。下位ピッ）ＤＯをＳＯ１下位ピッ）Ｄ
Ｉ＆Ｓ１とすると、連想メモリＤＭＡＵＲ，ＩＣＵＲ，
ＴＣＵＲ，５ＣＵＲは表−１に示す関係となる。
表−１
例えば、連想メモ９ ＤＭＡＵＲを初期設定するときは
、アドレスＦＦＦＦＨに対し出力命令を用いて設定した
いＤＭＡユニット４０４の内部Ｉ１０アドレスを書き込
む。このアドレスＦＦＦＦＨに対し出力命令が実行され
ると、連想メモ９ＤＭＡＵＲが選択される。その過程を
第３図を用いて説明すると、アドレスＦ Ｆ Ｆ Ｆ
ｎはｓ２＝“１″であり、かつ出力命令であるためＩ１
０信号線６２１が“１”となり、２人カアンド回路６１
９の出力信号線６２０も６１１１？となる。この出力信
号線６２０が“１″となると、デコーダ６０１が有効と
なり、 ｓｏ、 ｓｌの情報に従って信号線６１０〜６
１６のいずれか１本が１″となる。アドレスがＦＦＦＦ
Ｈの場合、表−１よりｓ１＝“１”、ＳＯ＝“１″であ
るため、信号線６１０が１ｎとなると連想メモリＤＭＡ
ＵＲが選択され、書き込み許可状態となり、データ線Ｉ
Ｏ〜Ｉ７上のデータを各メモリセルζ二書き込む。これ
でＤＭＡユニット４０４のＩ１０アドレス設定が完了す
る。
、アドレスＦＦＦＦＨに対し出力命令を用いて設定した
いＤＭＡユニット４０４の内部Ｉ１０アドレスを書き込
む。このアドレスＦＦＦＦＨに対し出力命令が実行され
ると、連想メモ９ＤＭＡＵＲが選択される。その過程を
第３図を用いて説明すると、アドレスＦ Ｆ Ｆ Ｆ
ｎはｓ２＝“１″であり、かつ出力命令であるためＩ１
０信号線６２１が“１”となり、２人カアンド回路６１
９の出力信号線６２０も６１１１？となる。この出力信
号線６２０が“１″となると、デコーダ６０１が有効と
なり、 ｓｏ、 ｓｌの情報に従って信号線６１０〜６
１６のいずれか１本が１″となる。アドレスがＦＦＦＦ
Ｈの場合、表−１よりｓ１＝“１”、ＳＯ＝“１″であ
るため、信号線６１０が１ｎとなると連想メモリＤＭＡ
ＵＲが選択され、書き込み許可状態となり、データ線Ｉ
Ｏ〜Ｉ７上のデータを各メモリセルζ二書き込む。これ
でＤＭＡユニット４０４のＩ１０アドレス設定が完了す
る。
次に、実際に内部Ｉ１０をアクセスするときは、アクセ
スしたアドレスをデータ線工０〜Ｉ７により入力し、連
想／ モ９ＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，８ＣＵＲ
で保持している値と比較し、もし、いずれか１つの連想
メモリ内の内容と一致していたなら信号線６０６〜６０
９のいずれか１本が′１”となる。
スしたアドレスをデータ線工０〜Ｉ７により入力し、連
想／ モ９ＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，８ＣＵＲ
で保持している値と比較し、もし、いずれか１つの連想
メモリ内の内容と一致していたなら信号線６０６〜６０
９のいずれか１本が′１”となる。
例えばデータ線ＩＯ〜Ｉ７より入力した情報が連想メモ
リＤＭＡＵＲの保持している情報と一致していたなら信
号線６０６が“１′となる。信号線６２２は運ｍ） モ
９ ＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，５ＣＵＲへの出
力命令が実行されたとき“１″となる信号線であり、こ
のときトランジスタ６１４〜６１８はすべてオンしてお
り、信号線４０８〜４１１は強制的に０”となる。
リＤＭＡＵＲの保持している情報と一致していたなら信
号線６０６が“１′となる。信号線６２２は運ｍ） モ
９ ＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，５ＣＵＲへの出
力命令が実行されたとき“１″となる信号線であり、こ
のときトランジスタ６１４〜６１８はすべてオンしてお
り、信号線４０８〜４１１は強制的に０”となる。
第７図は各連想メモリＤＭＡＵＲ，ＩＣＵＲ，Ｔ、ＣＵ
Ｒ。
Ｒ。
５ＣＵＲの各メモリセルの基本構成を示す回路図である
。メモリセル１２０１において信号線１２０２は書込み
および続出しデータ線であり、信号線１２０３は信号線
１２０２の逆論理の信号線である。すなわち、信号線１
２０２がビならば信号線１２０６は′Ｏ″、信号線１２
０２が“０′ならば信号線１２０６は“１″である。信
号線１２０４は書込みおよび続出しの制御信号線であり
、第６図では信号線６１０〜６１６ζ；相当する。先ず
、書込みの場合を考える。書込みデータは信号線１２０
２および信号線１２０６より入る。制御信号線１２０４
が“Ｉ′″であるため、トランジスタ１２０７および１
２０８が共にオンとなり、誉込みデータが信号線１２０
２および信号線１２ｏ６より記憶回路１２０６に入る。
。メモリセル１２０１において信号線１２０２は書込み
および続出しデータ線であり、信号線１２０３は信号線
１２０２の逆論理の信号線である。すなわち、信号線１
２０２がビならば信号線１２０６は′Ｏ″、信号線１２
０２が“０′ならば信号線１２０６は“１″である。信
号線１２０４は書込みおよび続出しの制御信号線であり
、第６図では信号線６１０〜６１６ζ；相当する。先ず
、書込みの場合を考える。書込みデータは信号線１２０
２および信号線１２０６より入る。制御信号線１２０４
が“Ｉ′″であるため、トランジスタ１２０７および１
２０８が共にオンとなり、誉込みデータが信号線１２０
２および信号線１２ｏ６より記憶回路１２０６に入る。
一度、データが記憶回路１２０６に入ると、制御信号線
１２０４が“０”Ｃ二なってトランジスタ１２０７およ
びトランジスタ１２０８が共１；オフ（ニなってデータ
が切れても、記憶回路１２０６では書込んだデータを、
次：：書込み動作が起こるまで保持している。次（：、
読出し動作を考える。制御信号線１２０４がオンとなり
トランジスタ１２０７およびトランジスタ１２０８が共
（ニオブとなると、記憶回路１２０６１＝保持されてい
たデータが信号線１２０２および信号線１２０３に出力
される。ただし、信号線１２０２に出力されるデータと
信号線１２０５（＝出力されるデータは逆論理となって
いる。ここで読出し動作の場合は、あらかじめ信号線１
２０２および信号線１２０３はフローティングであるも
のとする。次に、比較動作を考える。この場合信号線１
２０２は“０”であり、トランジスタ１２０７およびト
ランジスタ１２０８は共（ニオブしている。入出力命令
が実行されると、１６ビツトＩ１０アドレスＤＯ〜Ｄ１
５の１ピ？ト情報が信号線１２０２に出力され、これが
２人力排他的オア回路１２１０の一方の入力となる。ま
た記憶回路１２０６からの信号線１２０９かもう一方の
入力となる。ここで、（Ｏ母線１２０９には、保持して
いる情報と逆論理の情報が出力されている。すなわち、
信号線１２０２上のデータと信号線１２０９上のデータ
が一致しなかったとき、入力データと記憶データとが一
致していることになり、２人力排他的オア回路１２１０
の出力信号線１２１２が０″となる。また、信号線１２
０２上のデータと信号線１２０９上のデータが一致した
とき、入力データと記憶データとが一致していないこと
になり、２人力排他的オア回路１２１０の出力信号線１
２１２が“１“となる。信号線１２０５はプリチャージ
１２１１によってあらかじめ“１″となっており、出力
信号線１２１２が“１″でトランジスタ１２１６がオン
すると信号線１２０５は“０”となる。すなわち、入力
データと記憶データとが一致していたなら信号線１２０
５は“１″、一致していなかったら信号線１２０５は“
０″である。以上が連想メモリセルの基本構成であり、
８ビツト連想メモリの場合は、８個のメモリセルが信号
線１２０４および信号線１２０５＋二より接続されてい
る。
１２０４が“０”Ｃ二なってトランジスタ１２０７およ
びトランジスタ１２０８が共１；オフ（ニなってデータ
が切れても、記憶回路１２０６では書込んだデータを、
次：：書込み動作が起こるまで保持している。次（：、
読出し動作を考える。制御信号線１２０４がオンとなり
トランジスタ１２０７およびトランジスタ１２０８が共
（ニオブとなると、記憶回路１２０６１＝保持されてい
たデータが信号線１２０２および信号線１２０３に出力
される。ただし、信号線１２０２に出力されるデータと
信号線１２０５（＝出力されるデータは逆論理となって
いる。ここで読出し動作の場合は、あらかじめ信号線１
２０２および信号線１２０３はフローティングであるも
のとする。次に、比較動作を考える。この場合信号線１
２０２は“０”であり、トランジスタ１２０７およびト
ランジスタ１２０８は共（ニオブしている。入出力命令
が実行されると、１６ビツトＩ１０アドレスＤＯ〜Ｄ１
５の１ピ？ト情報が信号線１２０２に出力され、これが
２人力排他的オア回路１２１０の一方の入力となる。ま
た記憶回路１２０６からの信号線１２０９かもう一方の
入力となる。ここで、（Ｏ母線１２０９には、保持して
いる情報と逆論理の情報が出力されている。すなわち、
信号線１２０２上のデータと信号線１２０９上のデータ
が一致しなかったとき、入力データと記憶データとが一
致していることになり、２人力排他的オア回路１２１０
の出力信号線１２１２が０″となる。また、信号線１２
０２上のデータと信号線１２０９上のデータが一致した
とき、入力データと記憶データとが一致していないこと
になり、２人力排他的オア回路１２１０の出力信号線１
２１２が“１“となる。信号線１２０５はプリチャージ
１２１１によってあらかじめ“１″となっており、出力
信号線１２１２が“１″でトランジスタ１２１６がオン
すると信号線１２０５は“０”となる。すなわち、入力
データと記憶データとが一致していたなら信号線１２０
５は“１″、一致していなかったら信号線１２０５は“
０″である。以上が連想メモリセルの基本構成であり、
８ビツト連想メモリの場合は、８個のメモリセルが信号
線１２０４および信号線１２０５＋二より接続されてい
る。
ここで、本実施例における各連想メモ！Ｊ ＤＭＡＵＲ
，ＩＣＵＲ，ＴＯＵＲ，５ＣＵＲのメモリセル構成を第
６図を用いて説明する。第６図において、各連想メモリ
中のＸ印はメモリセルの存在しない箇所である。本実施
例におけるＩ１０アドレス空間は６４ｋｂｙｔｅ （０
〜ＦＦＦＦｎ ）であるが、実際のマイクロコンピュー
タシステムにおいて、殆んどの場合Ｉ１０アドレス空間
は２５６ ｂｙｔｅ （０〜ＦＦＨ）で間（＝合うため
、連想メモリのビット長を８ピツトとし、上位８ビツト
なＯＯＨに固定することでハードフェア削減の効果を狙
ったものである。第６図に示すようにＸ印以外の個所が
プログラマブルな連想メモリセル（：なっており、任意
に設定が可能である。
，ＩＣＵＲ，ＴＯＵＲ，５ＣＵＲのメモリセル構成を第
６図を用いて説明する。第６図において、各連想メモリ
中のＸ印はメモリセルの存在しない箇所である。本実施
例におけるＩ１０アドレス空間は６４ｋｂｙｔｅ （０
〜ＦＦＦＦｎ ）であるが、実際のマイクロコンピュー
タシステムにおいて、殆んどの場合Ｉ１０アドレス空間
は２５６ ｂｙｔｅ （０〜ＦＦＨ）で間（＝合うため
、連想メモリのビット長を８ピツトとし、上位８ビツト
なＯＯＨに固定することでハードフェア削減の効果を狙
ったものである。第６図に示すようにＸ印以外の個所が
プログラマブルな連想メモリセル（：なっており、任意
に設定が可能である。
次（ユ、連想メモリＤＭＡＵＲのＣＯ〜Ｃ３、連想メモ
リＩＣＵＲのＣＯ１連想メモリＴＣＵＲのＣＯ。
リＩＣＵＲのＣＯ１連想メモリＴＣＵＲのＣＯ。
Ｃ１、連想メモリ５ＣＵＲのＣＯ，ＣＩのメモリセルの
存在しない箇所について詳細に説明する。第７図（＝示
すよう（＝谷内部Ｉ１０ユニット４０４〜４０７内のレ
ジスタはあらかじめＩ１０ユニット４０４〜４０７内部
でそのアドレスを割り当てられている。
存在しない箇所について詳細に説明する。第７図（＝示
すよう（＝谷内部Ｉ１０ユニット４０４〜４０７内のレ
ジスタはあらかじめＩ１０ユニット４０４〜４０７内部
でそのアドレスを割り当てられている。
もちろん各Ｉ１０ユニット４０４〜４０７のレジスタの
アドレスレベルまでプログラマブルにすることは可能で
あるが、その場合、全Ｉ１０レジスタの数が多くなれば
なる程、そのアドレスを保持するための連想メモリも同
じ数だけ必要となり、ハードフェアの量が多くなり、各
Ｉ１０レジスタのＩ１０アドレスを設定する作業も繁雑
となる。ここで一般に広く用いられているＩｌｏは、そ
の内部レジスタが第７図に示すように規則正しく配列さ
れている。すなわち、１つのＩｌｏ ｌ：、ついてその
内部レジスタのＩ１０アドレスはその上位ビットが共通
であり、下位数ピットをデコードすることにより、下位
アドレスから上位アドレスへ規則正しくアドレスが割り
当てられている。第７図ではＤＭＡＵＯ１〜ＤＭＡＵ１
６のアドレスのＹ印のビットが、ＴＣＵｌ 〜ＴＣＵ４
（７）Ｚ印ノヒットが、５ＣＵ１〜５ＣＵ４のＹ印のビ
ットが、ＩＣＵｌ〜ＩＣＵ２のＸ印のビットがそれぞれ
共通になっており、プログラマブルである。すなわち、
前記Ｙ印、２印、Ｙ印、Ｘ印の箇所は第６図におけるＤ
ＭＡＵＲ，ＴＣＵＲ。
アドレスレベルまでプログラマブルにすることは可能で
あるが、その場合、全Ｉ１０レジスタの数が多くなれば
なる程、そのアドレスを保持するための連想メモリも同
じ数だけ必要となり、ハードフェアの量が多くなり、各
Ｉ１０レジスタのＩ１０アドレスを設定する作業も繁雑
となる。ここで一般に広く用いられているＩｌｏは、そ
の内部レジスタが第７図に示すように規則正しく配列さ
れている。すなわち、１つのＩｌｏ ｌ：、ついてその
内部レジスタのＩ１０アドレスはその上位ビットが共通
であり、下位数ピットをデコードすることにより、下位
アドレスから上位アドレスへ規則正しくアドレスが割り
当てられている。第７図ではＤＭＡＵＯ１〜ＤＭＡＵ１
６のアドレスのＹ印のビットが、ＴＣＵｌ 〜ＴＣＵ４
（７）Ｚ印ノヒットが、５ＣＵ１〜５ＣＵ４のＹ印のビ
ットが、ＩＣＵｌ〜ＩＣＵ２のＸ印のビットがそれぞれ
共通になっており、プログラマブルである。すなわち、
前記Ｙ印、２印、Ｙ印、Ｘ印の箇所は第６図におけるＤ
ＭＡＵＲ，ＴＣＵＲ。
５ＣＵＲ，ＩＣＵＲを設定することにより任意のアドレ
スに設定でき、さらに下位数ビットを各Ｉ１０二二ツ）
４０４〜４０７内部でデコードすることにより選択する
レジスタを決定する。すなわち、第６図における下位ビ
ットのメモリセルの存在しない箇所は第１図（＝おける
各Ｉ１０ユニット４０４〜４０７に入力する内部Ｉ１０
アドレスの入力ビツト数（＝対応している。
スに設定でき、さらに下位数ビットを各Ｉ１０二二ツ）
４０４〜４０７内部でデコードすることにより選択する
レジスタを決定する。すなわち、第６図における下位ビ
ットのメモリセルの存在しない箇所は第１図（＝おける
各Ｉ１０ユニット４０４〜４０７に入力する内部Ｉ１０
アドレスの入力ビツト数（＝対応している。
第１図のデコーダ４０６ではアドレスバス４１４より入
力したアドレス情報をデコードし、アクセスされた内部
Ｉ１０ユニットに対しセレクト信号を発生し、セレクト
信号線４０８〜４１１の１本のセレクト信号線に対しセ
レクト信号を出力する。
力したアドレス情報をデコードし、アクセスされた内部
Ｉ１０ユニットに対しセレクト信号を発生し、セレクト
信号線４０８〜４１１の１本のセレクト信号線に対しセ
レクト信号を出力する。
例えばＤＭＡユニット４０４中のレジスタＤＭＡＵ１が
アクセスされたとすると、デコーダ４０３はセレクト信
号線４０９にセレクト信号を出力する。またレジスタＤ
ＭＡＵ１６がアクセスされたとすると、デコーダ４０６
は同じくセレクト信号線４０９（＝セレクト信号を出力
し、ＤＭＡユニット４０４をセレクトする。すなわち、
ＤＭＡユニット４０４中のレジスタＤＭＡＵ（１１およ
びレジスタＤＭＡＵ１６のいずれがセレクトされたとし
ても１本のセレクト信号線４０９のみＣニセレクト信号
を出力する。一方、第７図に示すように、レジスタＤＭ
ＡＵＯ１およびＤＭＡＵ１６１：は異なるＩ１０アドレ
スが割当てられており、両レジスタＤＭＡＵＯ１゜ＤＭ
ＡＵ１６を識別しなくてはならない。そのため、第１図
に示すようにアドレスの下位４ビツトを内部アドレスバ
ス４１３を通してＤＭＡユニット４０４へ入力する。そ
して下位４ビツトが“００００”ならばＤＭＡＵＯｌを
セレクトし、下位４ビツトが“１１１１”ならばＤＭＡ
Ｕ１６をセレクトする。同じく内部アドレスバス４１６
を通して割込みコントローラ４０５には下位１ビツト、
シリアルコミュニケーションユニット４０６には下位２
ビツト、タイマ／カウンタユニット４０７１：ｌ−は下
位２ビツトを入力し、セレクトされるべき内部レジスタ
を決定する。
アクセスされたとすると、デコーダ４０３はセレクト信
号線４０９にセレクト信号を出力する。またレジスタＤ
ＭＡＵ１６がアクセスされたとすると、デコーダ４０６
は同じくセレクト信号線４０９（＝セレクト信号を出力
し、ＤＭＡユニット４０４をセレクトする。すなわち、
ＤＭＡユニット４０４中のレジスタＤＭＡＵ（１１およ
びレジスタＤＭＡＵ１６のいずれがセレクトされたとし
ても１本のセレクト信号線４０９のみＣニセレクト信号
を出力する。一方、第７図に示すように、レジスタＤＭ
ＡＵＯ１およびＤＭＡＵ１６１：は異なるＩ１０アドレ
スが割当てられており、両レジスタＤＭＡＵＯ１゜ＤＭ
ＡＵ１６を識別しなくてはならない。そのため、第１図
に示すようにアドレスの下位４ビツトを内部アドレスバ
ス４１３を通してＤＭＡユニット４０４へ入力する。そ
して下位４ビツトが“００００”ならばＤＭＡＵＯｌを
セレクトし、下位４ビツトが“１１１１”ならばＤＭＡ
Ｕ１６をセレクトする。同じく内部アドレスバス４１６
を通して割込みコントローラ４０５には下位１ビツト、
シリアルコミュニケーションユニット４０６には下位２
ビツト、タイマ／カウンタユニット４０７１：ｌ−は下
位２ビツトを入力し、セレクトされるべき内部レジスタ
を決定する。
次に、第９図に本実施例のＩ１０マツプを示すっ第９図
（４）は各Ｉ１０ユニット４０４〜４０７をすき間なく
プログラムした例であり、第９図（Ｂ）は各内部Ｉ１０
ユニット４０４〜４０７をある間隔をおいてプログラム
した例である。’ＵＳ ９ 四（Ｂ）のｓ ｐ １１゜
５Ｐ１２，５Ｐ１５のＩ１０アドレス空間は内部Ｉ１０
としては使用されていないが、外部Ｉ１０ ｌ：：対し
て前記５Ｐ１１，５Ｐ１２，５Ｐ１３の空間を使用可能
表できる。つまり、第１図において、セレクト信号線４
０８〜４１１の４本の信号線がすべて“０″゛であるこ
とを検出することにより、外部Ｉ１０ ＋ニ一対しアク
セス可能とすることができるのである。すなわち、内部
エバ、外部Ｉ１０を意識することなく自由（ニジステム
構成ができるため既存システムからの移行性が容易にな
る。
（４）は各Ｉ１０ユニット４０４〜４０７をすき間なく
プログラムした例であり、第９図（Ｂ）は各内部Ｉ１０
ユニット４０４〜４０７をある間隔をおいてプログラム
した例である。’ＵＳ ９ 四（Ｂ）のｓ ｐ １１゜
５Ｐ１２，５Ｐ１５のＩ１０アドレス空間は内部Ｉ１０
としては使用されていないが、外部Ｉ１０ ｌ：：対し
て前記５Ｐ１１，５Ｐ１２，５Ｐ１３の空間を使用可能
表できる。つまり、第１図において、セレクト信号線４
０８〜４１１の４本の信号線がすべて“０″゛であるこ
とを検出することにより、外部Ｉ１０ ＋ニ一対しアク
セス可能とすることができるのである。すなわち、内部
エバ、外部Ｉ１０を意識することなく自由（ニジステム
構成ができるため既存システムからの移行性が容易にな
る。
本発明によれば、内部Ｉ１０のＩ１０アドレスをソフト
ウェア（：よりマイクロコンピュータ内部（：任意に設
定することで、既存のシステム上のソフトフェアをＩ１
０アドレスを全く変更せず（＝移植することが可能とな
り、短期間でシステムの小型化、軽量化システムの開発
が可能となる。
ウェア（：よりマイクロコンピュータ内部（：任意に設
定することで、既存のシステム上のソフトフェアをＩ１
０アドレスを全く変更せず（＝移植することが可能とな
り、短期間でシステムの小型化、軽量化システムの開発
が可能となる。
また、本発明によれば、内部Ｉ１０領域と外部１１０領
域という区別がなく、内部Ｉ１０として使用していない
Ｉ１０アドレス空間はどこでも外部Ｉ１０が使用するこ
とが可能である。このため、チップ上に内蔵された入出
力装置と外部の入出力装置のＩ１０アドレスを自由に設
定できるため、システム構成の自由度が非常に高い。
域という区別がなく、内部Ｉ１０として使用していない
Ｉ１０アドレス空間はどこでも外部Ｉ１０が使用するこ
とが可能である。このため、チップ上に内蔵された入出
力装置と外部の入出力装置のＩ１０アドレスを自由に設
定できるため、システム構成の自由度が非常に高い。
第１図は本発明のマイクロコンピュータの実施例のブロ
ック図、第２図は第１図の各内部ｌ１０４０４〜４０７
のレジスタ構成を示す図、第６図は第１図のデコーダ４
０３の一実施例を示す回路図、第４図は第３図の連想メ
モリＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，８ＣＵＲのＩ１
０マツプ、第５図は第６図の連想メモリＤＭＡＵＲ，Ｉ
ＣＵＲ，ＴＣＵＲ，５ＣＵＲのＩ１０アドレスを２進表
示した図、第６図は第３図の連想メモリＤＭＡＵ現ＩＣ
ＵＲ，ＴＣＵＲ，５ＣＵＲのメモリセル構成を示す図、
第７図は本発明の実施例のＩ１０マツプ、第８図は連想
メモリセルの基本構成を示す回路図、第９図は本実施例
の１７勺マツプ、第１０図はマイクロコンピュータの従
来例のブロック図、第１１図は第１０図の各内部ｌ１０
１０４〜１０７のレジスタ構成を示す図、第１２図は第
１１図のレジスタのＩ１０アドレスマツプである。 ４０１：マイクロコンピュータ ４０２ ： ＣＰＵ ４０６：デコーダ ４Ｑ４：ＤＭＡユニット ４０５：割込コントロールユニット ４０６：シリアルコミュニケーションユニット４０７：
タイマ／カウンタユニット ４０８〜４１１：セレクト信号線 ４１２．４１３：内部データバス ６０１：デコーダ ＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，５ＣＵＲ：連想メモ
リ６０６〜６１６：信号線 ６１・４〜６１８：）ランジスタ ロ１９：アンド回路 ６２０〜６２２：信号線 ６２６：オア回路 ＩＱ−Ｉ７：データ線 ８０、８１ ：下位ビット Ｓ２：上位ビット
ック図、第２図は第１図の各内部ｌ１０４０４〜４０７
のレジスタ構成を示す図、第６図は第１図のデコーダ４
０３の一実施例を示す回路図、第４図は第３図の連想メ
モリＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，８ＣＵＲのＩ１
０マツプ、第５図は第６図の連想メモリＤＭＡＵＲ，Ｉ
ＣＵＲ，ＴＣＵＲ，５ＣＵＲのＩ１０アドレスを２進表
示した図、第６図は第３図の連想メモリＤＭＡＵ現ＩＣ
ＵＲ，ＴＣＵＲ，５ＣＵＲのメモリセル構成を示す図、
第７図は本発明の実施例のＩ１０マツプ、第８図は連想
メモリセルの基本構成を示す回路図、第９図は本実施例
の１７勺マツプ、第１０図はマイクロコンピュータの従
来例のブロック図、第１１図は第１０図の各内部ｌ１０
１０４〜１０７のレジスタ構成を示す図、第１２図は第
１１図のレジスタのＩ１０アドレスマツプである。 ４０１：マイクロコンピュータ ４０２ ： ＣＰＵ ４０６：デコーダ ４Ｑ４：ＤＭＡユニット ４０５：割込コントロールユニット ４０６：シリアルコミュニケーションユニット４０７：
タイマ／カウンタユニット ４０８〜４１１：セレクト信号線 ４１２．４１３：内部データバス ６０１：デコーダ ＤＭＡＵＲ，ＩＣＵＲ，ＴＣＵＲ，５ＣＵＲ：連想メモ
リ６０６〜６１６：信号線 ６１・４〜６１８：）ランジスタ ロ１９：アンド回路 ６２０〜６２２：信号線 ６２６：オア回路 ＩＱ−Ｉ７：データ線 ８０、８１ ：下位ビット Ｓ２：上位ビット
Claims (1)
- 【特許請求の範囲】 ＣＰＵと複数の入出力装置を同一基板上に内蔵したマイ
クロコンピュータにおいて、 前記入出力装置の固有のアドレスを保持するレジスタと
、前記ＣＰＵが前記入出力装置をアクセスする際に出力
するＩ／Ｏアドレスと前記レジスタに蓄えられている固
有のアドレスとを比較し、一致したときに対応する入出
力装置を選択する選択信号を発生する比較器を有するこ
とを特徴とするマイクロコンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167481A JPS6145347A (ja) | 1984-08-10 | 1984-08-10 | マイクロコンピユ−タ |
| EP85110114A EP0172523B1 (en) | 1984-08-10 | 1985-08-12 | Microcomputer having at least one input-output unit |
| DE8585110114T DE3586789T2 (de) | 1984-08-10 | 1985-08-12 | Mikrocomputer mit wenigstens einer ein-/ausgabeeinheit. |
| US06/764,918 US4760524A (en) | 1984-08-10 | 1985-08-12 | Microcomputer having at least one input-output unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167481A JPS6145347A (ja) | 1984-08-10 | 1984-08-10 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145347A true JPS6145347A (ja) | 1986-03-05 |
| JPH0326864B2 JPH0326864B2 (ja) | 1991-04-12 |
Family
ID=15850478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167481A Granted JPS6145347A (ja) | 1984-08-10 | 1984-08-10 | マイクロコンピユ−タ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4760524A (ja) |
| EP (1) | EP0172523B1 (ja) |
| JP (1) | JPS6145347A (ja) |
| DE (1) | DE3586789T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008030788A (ja) * | 2006-07-27 | 2008-02-14 | Taisei Kako Co Ltd | 定量取り出し装置及び定量取り出し装置付き容器 |
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| KR930008050B1 (ko) * | 1990-02-16 | 1993-08-25 | 가부시끼가이샤 히다찌세이사꾸쇼 | 원칩 마이크로프로세서 및 그 버스시스템 |
| EP0602276A1 (de) * | 1992-12-18 | 1994-06-22 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Programmierbare Adre dekoder |
| US5535417A (en) * | 1993-09-27 | 1996-07-09 | Hitachi America, Inc. | On-chip DMA controller with host computer interface employing boot sequencing and address generation schemes |
| US5513374A (en) * | 1993-09-27 | 1996-04-30 | Hitachi America, Inc. | On-chip interface and DMA controller with interrupt functions for digital signal processor |
| JPH0922394A (ja) * | 1995-07-05 | 1997-01-21 | Rohm Co Ltd | 制御装置 |
| US8149901B2 (en) * | 2005-05-27 | 2012-04-03 | Verigy (Singapore) Pte. Ltd. | Channel switching circuit |
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|---|---|---|---|---|
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| US4188670A (en) * | 1978-01-11 | 1980-02-12 | Mcdonnell Douglas Corporation | Associative interconnection circuit |
| US4276594A (en) * | 1978-01-27 | 1981-06-30 | Gould Inc. Modicon Division | Digital computer with multi-processor capability utilizing intelligent composite memory and input/output modules and method for performing the same |
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| US4373181A (en) * | 1980-07-30 | 1983-02-08 | Chisholm Douglas R | Dynamic device address assignment mechanism for a data processing system |
| US4402042A (en) * | 1980-11-24 | 1983-08-30 | Texas Instruments Incorporated | Microprocessor system with instruction pre-fetch |
| US4480315A (en) * | 1982-08-16 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Dynamically controllable addressing in automatic test equipment |
| US4649471A (en) * | 1983-03-01 | 1987-03-10 | Thomson Components-Mostek Corporation | Address-controlled automatic bus arbitration and address modification |
-
1984
- 1984-08-10 JP JP59167481A patent/JPS6145347A/ja active Granted
-
1985
- 1985-08-12 EP EP85110114A patent/EP0172523B1/en not_active Expired
- 1985-08-12 DE DE8585110114T patent/DE3586789T2/de not_active Expired - Lifetime
- 1985-08-12 US US06/764,918 patent/US4760524A/en not_active Expired - Lifetime
Patent Citations (2)
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|---|---|---|---|---|
| JP2008030788A (ja) * | 2006-07-27 | 2008-02-14 | Taisei Kako Co Ltd | 定量取り出し装置及び定量取り出し装置付き容器 |
Also Published As
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| JPH0326864B2 (ja) | 1991-04-12 |
| US4760524A (en) | 1988-07-26 |
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| DE3586789D1 (de) | 1992-12-10 |
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