JPH01205339A

JPH01205339A - マイクロコンピュータシステム

Info

Publication number: JPH01205339A
Application number: JP63030345A
Authority: JP
Inventors: Kazuhiro Takeuchi; 一浩竹内; Hajime Sakuma; 肇佐久間; Yukihiro Nishiguchi; 西口　幸弘
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-02-12
Filing date: 1988-02-12
Publication date: 1989-08-17
Also published as: EP0328422A2; EP0328422A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マイクロコンピュータシステムに関する。

〔従来の技術〕

近年、マイクロコンピュータを利用したシステムは、高
機能、高性能になり、マイクロコンピュータに対する機
能的、性能的要求も年々増大している。これらの要求に
対してマイクロコンピュータは、本来の演算処理機能の
他に、シリアルインターフェイス、タイマ／カウンタ、
汎用ボートなどの周辺装置を同一半導体基板上にとり込
むことで、高い機能を実現し、一方、回路やブ四セスの
工夫によってより高い周波数で動作させることで高性能
化を実現している。

第８図にマイクロコンピュータ８００、プログラム及び
データ格納用メモリ８０１とボート拡張装置８０３より
構成されるマイクロコンピュータシステムの従来例を示
す。

マイクロコンピュータ８００は、データの入出力処理、
及びマイクロコンピュータシステム全体を制御し、アド
レスラッチ８０２はマイクロコンピュータ８００から出
力されるアドレスデータバス８１０（以下ＡＤババス記
す）上のアドレス情報をアドレスラッチイネーブル信号
８１３（以下ＡＬＥ信号と記す）がアクティブになった
タイミングでラッチする。デコーダ８０４は、アドレス
ラッチ８０２から出力されるアドレス線８１１上のアド
レス情報をデコードし、メモリ８０１または、ポート拡
張装置８０３へ、チップセレクト信号８１２（以下Ｃ８
信号と記す）を出力することで、メモリまたはポート拡
張装置８０３を選択する。

マイクロコンピュータ８００がメモリ８０１内のプログ
ラムを実行するために、プログラムの入力及びデータの
入出力を行う時は、第９図、（Ａ）。

（Ｂ）に示すように、Ｂｌ、Ｂ２．Ｂ３タイミングから
なり、Ｂｌでアドレスラッチ８０２にアドレスをラッチ
させるために、ＡＤババス１０上にアドレスを乗せると
伴に、ＡＬＥ信号８１３をアクティブにする。続＜Ｂ２
でデコーダ８０４は、アドレス線８１１上のアドレスか
らメモリ８０１を選択し、メモリ８０１へＣ８信号８１
２を送る。

そして、Ｂ３でマイクロコンピュータ８００がリート信
号８１４（以下ＲＤ倍信号記す）又は、ライト信号８１
５（以下ＷＲ倍信号記す）をアクティブにすることによ
ってメモリ８０１からプログラムやデータの入出力を行
う。

また、マイクロコンピュータシステムが複雑。

大規模になると、同一半導体基板上に種々の機能を取り
込むことが必要になり、前述した様にマイクロコンピュ
ータ８００は、単に演算装置だけでなく、シリアル入出
力、タイマ／カウンタ、ボートなどの周辺装置をも同一
半導体基板上に集積することがある。特に、周辺機器を
制御するための汎用ボートの本数は多ければ多いほどシ
ステムを構成する上で有効となるが、同一半導体基板上
に集積することのできる数には限りがあるため、第８図
のようにボート拡張用の専用装置を外部に接続すること
でボート拡張を実現している。尚、マイクロコンピュー
タからポート拡張装置への入出力も、メモリに対しての
入出力と同様のサイクルで行なわれる。

〔発明が解決しようとする課題〕

上述したように、従来のマイクロコンピュータシステム
には、マイクロコンピュータ上に演算装置だけでなく、
シリアル入出力、タイマ／カウンタ、ボートなどの周辺
装置を集積することで、システム構成を簡略化して行く
傾向があるが、この場合、同一半導体基盤上に集積する
ことのできるハード量や端子数には限りがあり、必要に
応じてホード拡張装置などをマイクロコンピュータにつ
なげることによって、ボートの外部拡張をせざるを得な
く、システム全体の部品数を増やすことになり経済性２
信頼性を悪化させるという問題を有している。

マタ、マイクロコンピュータの内部処理は、演算やレジ
スタ間のデータ転送などの様に、高速に実行できるのに
対し、外部メモリからの命令コードのフェッチやデータ
のリードライトは、前述した様にバス経由でアクセスし
なければならず、マイクロコンピュータの内部処理に比
べて非常に処理時間を有するのが常である。このマイク
ロコンピュータの内部処理と外部メモリアクセスの時間
的差は、年々拡大する傾向にあり、メモリアクセス時間
によってマイクロコンピュータシステム全体の性能が制
限されてしまうという欠点があった。

〔課題を解決するための手段〕

本発明によるマイクロコンピュータシステムは、各々が
同一半導体基板上に集積された複数の情報処理装置から
構成され、第１の同一半導体基板上に少なくとも命令実
行を行なう命令実行手段を集積した第１の情報処理装置
と、第２の同一半導体基板上に前記命令実行手段が実行
するプログラムを記憶する記憶手段と前記命令実行に基
づき前記マイクロコンピュータシステムの外部の装置と
処理データの入出力処理を行なう入出力手段と、前記第
１の情報処理装置と前記プログラム及び前記処理データ
の転送を制御する制御手段を集積した第２の情報処理装
置より成り、前記制御手段は、前記記憶手段の参照番地
を保持する指示手段と、前記指示手段を更新する更新手
段と、前記第１の情報処理装置と第２の情報処理装置の
間の前記プログラムと前記処理データの転送を行なう転
送手段を有し、前記命令実行手段は、前記入出力手段の
参照番地を送出することにより、前記転送手段を介し前
記入出力手段との間で前記処理データの転送を行ない、
一方、前記更新手段に対し更新制御信号を出力し、前記
指示手段の内容の更新を行なうことにより、前記記憶手
段の参照番地を送出することなしに、前記転送手段を介
して、前記記憶手段から前記命令実行手段への前記プロ
グラムの連続転送を行なうという特徴を有する。

さらに、本発明のマイクロコンピュータシステムは、前
記入出力手段の機能を指定する機能指定手段を備え、該
機能指定手段に予め、機能指定情報を設定することで、
前記入出力手段を、機能に指定可能にしたという特徴と
有する。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図に本発明によるマイクロコンピュータシステムの
一実施例のブロック図を示す。

第１図に示すマイクロコンピュータシステムは、データ
の入出力処理、及びマイクロコンピュータシステム全体
を制御するマイクロコンピュータ１００と、周辺装置１
０１から構成され、マイクロコンピュータ１００から周
辺装置１０１へはアドレスをＡＤババス２５に乗せるタ
イミングを与えるＡＬＥ信号１２０、プログラム又はデ
ータを読み込むタイミングを与えるＲＤ信号１２１、デ
ータを書き込むタイミングを与えるＷＲ信号１２２、ア
ドレス情報がプログラムアドレスがデータアドレスかを
指示するアドレスソース指定信号１２３（以下Ａ／Ｄ信
号と記す）、後述するアドレスラッチ１０３の内容を更
新するタイミングを与えるデータリード制御信号１２４
（以下ＤＲＣ信号と記す）が出力されている。

またマイクロコンピュータ１００と周辺装置１０１はア
ドレス情報またはデータが流れるＡＤババス２６によっ
て相互に接続されている。

周辺装置１０１は、プログラム及びデータを格納するメ
モリ１０２、ＡＬＥ信号１２０がアクティブのときにプ
ログラムのアドレス情報をラッチするアドレスラッチ１
０３、データのアドレス情報をラッチするデータポイン
タ１０４　（以下ＤＰと記す）、ＤＲＣ信号１２４の立
ち上がりに同期して、アドレスラッチ１０３の内容を更
新するインクリメンタ１０５、Ａ／Ｄ信号１２３の指示
に従ってアドレスラッチ１０３やＤＰ１０４のどちらか
のアドレス情報を選択する出力するセレクタ１０６．マ
イクロコンピュータ１００とのインターフェイスを制御
するバスインターフェイス部１０７、汎用の入出カポ−
）１１０、該ポート１１０やメモリ１０２のベースアド
レスをアドレス空間中どこに配置するかの情報と、ポー
ト１１０の機能を指定するための情報が格納されるＦＲ
ＯＭ１０８、該ＦＲＯＭＩ　Ｏ８の情報に基づき、メモ
リ１０２またはポート１１０のアドレス管理をするりロ
ケーションコントコーラ１０９により構成されている。

また周辺装置１０１の内部バスとしてのメモリアドレス
データバス１１１　（以下ＭＡＤバスと記す）は、前記
各ユニット間に接続されている。

次に第１図のマイクロコンピュータシステムにおけるメ
モリ１０２及びボート１１０のアドレス配置とそのアド
レス配置を指定するＦＲＯＭ１０８トリロケーションコ
ントローラ１０９の機能を第２図を用いて説明する。

本例では、アドレス空間が６４にバイト空間である場合
を想定している。ＦＲＯＭＩ　Ｏ８は１４ビツト構成で
、最上位２ビツトフイールドＭは、ボート１１０の機能
指定を行うフィールドであり、機能指定信号１１４に依
ってボート１１０、機能指定を行う。本例では、ボート
１１０は汎用の入出力ボートに指定されている。またフ
ィールドＳはメモリ１０２を６４にバイト空間のどこに
配置するかを指定するフィールドで、１６ビツトアドレ
スの上位４ビット情報Ｓ１５．・・・＋Ｓｌ□が格納さ
れる。従ってメモリ１０２は４にバイト単位に６４にバ
イト空間に配置可能となる。また、フィールドＰは、８
ビツト構成でボート１１０のアドレスの上位８ビット情
報Ｐ１５．・・・、Ｐｓを指定する。従ってボート１１
０は２５６バイト単位に配置できる。

リロケーションコントローラ１０！ｌｉｔ、ＰＲＯＭ１
０８の情報に基づき、メモリ１０２またはボート１１０
へのアクセスの許可・不許可を制御する。本例では以上
説明した様にＦＲＯＭＩ　Ｏ８を構成することで、メモ
リ１０２は４にバイト、ボート１１０は２５６バイトま
で拡張可能な構成となったが、ＦＲＯＭｌ　０８の構成
を変更することで、メモリ、ボート各々の容量を如何様
にも設定できる。

次に第１図に示すマイクロコンピュータシステムのプロ
グラムリードサイクルについて、第３図（Ａ）　、　（
Ｂ）を参照して述べる。第３図（Ａ）は分岐後のプログ
ラムのリードサイクル図、第３図（Ｂ）は、プログラム
の連続リードサイクル図である。

マイクロコンピュータ１００のリードサイクルは４つの
基本動作ステートＴｌｌ　Ｔ２．　Ｔｓ、Ｔ＋からＦｉ
η成されている。

まずプログラムの分岐後のプログラムリードサイクルは
、第３図（Ａ）に示すようにＴ　Ｉ、　Ｔ　２　、　Ｔ
　３からなり、マイクロコンピュータ１００Ｆｔ、、Ｔ
。

でＡＤババス２５上にアドレスを乗せ、ＡＬＥ信号１２
０をアクティブにすると伴に、アドレスがプログラムア
ドレスであることを周辺装置１０１に伝えるためにＡ／
Ｄ信号１２３をロウにスル。

これにより、Ｔ１の中間ｔ２でアドレスラッチ１０３に
アドレスがＭＡＤバス１１１を介してラッチされる。セ
レクタ１０６は、Ａ／Ｄ信号１２３がロウのため、アド
レスラッチ１０３からの入力アドレスをＴ１の後縁ｔ３
で出力する。そしてリロケーションコントローラ１０９
は、ＰＲＯＭＩ　ＯＳ内のフィールドＳに格納されてい
るメモリ領域のベースアドレスと、セレクタ１０６から
出力されたアドレスとを比較してメモリ１０２へのアク
セスを許可する。そしてマイクロコンピュータ１００は
、Ｔ３でＲＤ信号１２１をアクティブにすることにより
、メモリ１０２から、プログラムを読み出す一方、連続
リードにそなえて、アドレスラッチ１０３の内容を更新
するために％Ｔ３の前縁ｔ５でＤＲＣ信号１２４を立ち
下げ、中間ｔ６で立ち上げる。インクリメンタ１０５は
、このＤＲＣ信号１２４に同期して、アドレスラッチ１
０３の内容をインクリメントすることで次に読み出すプ
ログラムのアドレスを生成する。

第３図（Ｂ）に示すプログラムの連続リードサイクルは
％Ｔ３とＴ１サイクルからなり、マイクロコンピュータ
１００はＴ、の前縁ｔ７でＲＤ信号１２１を立ち下げる
ことにより、アドレスラッチ１０３のアドレスが示すメ
モリ１０２から命令コードを読み込む一方、次の命令コ
ードのアドレスを作成するためにＴ３の前縁ｔ７でＤＲ
Ｃ信号１２４を立ち下げ、中間ｔ３で立ち上げアドレス
ラッチ１０３の内容をインクリメンタ１０５によって更
新する。

以下、前述し、た過程と同様の過程を経てプログラムの
読出しを行う。そして、これらの動作を連続的に行うこ
とにより、連続プログラムリードを行っている。また連
続プログラムリードサイクルの最終タイミングＴ工では
、前縁ｔ１３でマイクロコンピュータ１００はＲＤ信号
１２１をインアクティブにしてメモリ１０２から、命令
コードを読み出すことを終了する。

次に第４図（Ａ）　、　（Ｂ）を参照してデータのリー
ド及びライトサイクルについて説明する。データリード
サイクル、ライトサイクルはＴ　１．　Ｔ　２　、　Ｔ
　ｒからなり、マイクロコンピュータ１００は％　Ｔｌ
でＡＤババス２６上にアドレスを乗せ、ＡＬＥ信号１２
０をアクティブにすると伴に、アドレスがデータのアド
レスであることを周辺装置１０１に伝えるためにＡ／Ｄ
信号１２３をハイにする。これによりＴ１の中間ｔ２で
、ＤＰ１０４にアドレスがＭＡＤバス１１１を介してラ
ッチされ、セレクタ１０６に入力される。セレクタ１０
６は、Ａ／Ｄ信号１２３がハイのため、ＤＰ１０４から
の入力アドレスをＴ１の後ｉｔ３で出力する。以下前述
した過程と同様の過程を経て、メモリ１０２をアクセス
する。マイクロコンピュータ１００は、Ｔ１でＲＤ信号
１２１又はＷＲ信号１２２をアクティブにすることによ
り、メモリ１０２からデータを読み出したり、データの
書込みを行う。

次に第５図を参照しながら、ボート１１０へのアクセス
過程を説明する。第５図に示すようにボート１１０への
アクセスは’ｒｌ、　Ｔ’２．　ＴＩの３サイクルから
なる。マイクロコンピュータ１００がアドレス情報をＡ
Ｄババス２５上に乗せ、周辺装置１０１内のＤＰ　１０
４にアドレスがラッチされるまでは、前述したデータリ
ードもしくはデータライトサイクルと全く同様である。

ＤＰ１０４にラッチされたボートアドレスは、Ａ／Ｄ信
号１２３がハイレベルであるため、セレクタ１０６によ
って選択される。リロケーションコントローラ１０９は
、ＰＲＯＭＩ　ＯＢ内のフィールドＰに格納されている
ボート１１０の上位８ビツト情報Ｐ１５゜・・・、Ｐ８
とセレクタ１０６から出力されたアドレス情報を比較す
ることでボート１１０へのアクセスを許可する。本例で
は、ボート１１０が１つだけの場合を想定しているが、
複数のボートを２５６バイト空間に配置することも可能
である。ボート１１０へのデータは、ＡＤババス２５か
らＭＡＤバス１１１を経てＴ１のサイクルで書込まれる
。

第５図は、ボートへのライトサイクルであるが、ボート
からのリードサイクルも同様のタイミングとなる。

以上説明した様に、メモリ１０２、ボート１１０を集積
する周辺装置１０１とマイクロコンピュータ１００との
間に特別なバスインターフェイスを設定することで命令
コードフェッチを高速に連続的に行い、従来のバスイン
ターフェイスで、命令コードフェッチに時間がかかって
いたことに依って生じるシステム全体の性能低下を解消
すると伴に、ボート拡張をも容易に実現することが可能
になる。

次に本発明に基づく他の実施例について、図面を参照し
て説明する。

第６図（Ａ）は本発明の第２の実施例であるマイクロコ
ンピュータシステムのブロック図である。

このマイクロコンピュータシステムは、マイクロコンピ
ュータ６６０と周辺装置６０１とメモリ６２８かメモリ
、マイクロコンピュータ６００と周辺装置６０１は、Ａ
ＬＥ信号６２０．ＲＤ信号６２１．ＷＲ信号６２２．Ａ
／Ｄ信号６２３．ＤＲＣ信号６２４、ＡＤババス２５で
接続されており、メモリ６２８は、マイクロコンピュー
タ６００とはＲＤ信号６２１．ＷＲ信号６２２．ＡＤバ
バス２５で、周辺装置６０１とはアドレス線６２６（以
下Ａバスと記す）とＯ８信号６２７とで接続されている
。

周辺装置６０１は、第１図の周辺装置１０１のように、
プログラムやデータを格納するメモリ６０２と、プログ
ラムやアドレスをラッチするアドレスラッチ６０２とそ
れを更新するインクリメンタ６０５、データアドレスを
ラッチするＤＰ６６４．Ａ／Ｄ信号６２３の指定でアド
レスラッチ６０２かＤＰ６０４かを選択するセレクタ６
０６．コンピュータとのインターフェイスを制御スるバ
スインターフェイス部６０７．ポート６１０．ボート６
１０やメモリ６０２のベースアドレス情報とボート６１
０の機能を指定するための情報が格納されているＦＲＯ
Ｍ６０８．ＦＲＯＭ６０８の情報に基づき、メモリ６０
２とポート６１０のアクセスヲ管理スるりロケーション
コントローラ６０９で構成され、この他に本例では、チ
ップセレクトコントローラ６１２．チップセレクトレジ
スタ６１３が追加されている。ＦＲＯＭ６０８の構成は
、第２図の構成と全く同様で、最上位フィールドＭがポ
ート６１００機能指定をするフィールドであり、機能指
定信号６１４に依ってポート６１０の機能指定を行う。

本例では、ポート６１０を外部メモリへのＣ８信号出力
用の端子としての機能と、アドレス情報を出力するポー
トとしての２つの機能に指定している。具体的に、ポー
ト６１０は１６ビツトボートで、上位４ビツトがＣ８信
号出力用の端子として、下位１２ビツトが１６ビツトア
ドレスの下位１２ビツトを出力するポートとして機能す
る。チップセレクトレジスタ６１３は、４ビツトレジス
タ４個からなり、各々が、１６ビツトアドレスの上位４
ビツト情報を格納する。

また、チップセレクトコントローラ６１２は、セレクタ
６０６から出力される１６ビツトアドレスの上位４ビツ
トと、チップセレクトレジスタ６１３の内容を逐一比較
し、４個のレジスタ各々に対応したＣ８信号をポート６
１０の上位４ビツトに出力する。従って、４にバイト空
間単位に最大４本のＣ８信号を出力することが可能とな
る。

第６図（Ｂ）にメモリ空間例を示す。周辺装置６０１内
のメモリ６０２の空間は、前述した様に、ＦＲＯＭ６０
８のフィールドＳにより指定される。

外付メモリ６２８の空間は、前記チップセレクトレジス
タ６１３中に４ビツト情報Ｅ　ｔ　５　、・・・、Ｅ１
２を格納することで指定する。

次に第６図（Ａ）のマイクロコンピュータシステムにお
いてマイクロコンピュータ６００がメモリ６２８内のデ
ータをアクセスする際の動作を、第７図（Ａ）　、　（
Ｂ）を用いて説明する。第７図（Ａ）は、メモリ６２８
内のデータのリードサイクルで、まずＴ、でＡＤババス
２５から周辺装置６０１にアドレスを出力して、ＤＰ６
０４にラッチさせる。

そして、そのアドレス情報は、セレクタ６０６を介して
、チップセレクトコントローラ６１２に入力される。チ
ップセレクトコントローラ６１２は、チップセレクトレ
ジスタ６１３の内容と比較して上位４ピツ）Ｅ、５．・
・・、Ｅ１２が一致した場合には、Ｃ３信号をポート６
１０の上位４ビツト中のいづれかのビットに出力する。

一方アドレスの下位１２ビツトはそのままポート６１０
の下位１２ビツトに出力される。その結果、Ｔ２の中間
ｔ４からポート６１０の出力としてＣ８信号がＣＳ信号
６２７としてまたアドレスがＡバス６２６としてメモリ
６２８に出力される。そして、Ｔ１でＲＤ信号６２１、
をアクティブにして、メモリ６１３内のテ゛−夕をＡＤ
ババス２５経由でマイクロコンピュータ６００にとり込
む。

第７図（Ｂ）は、メモリ６２８内のデータのライトサイ
クルであるが、前述したリードサイクルと全く同様の過
程で、メモリ６２８にデータを書き込む。

以上説明した様に、周辺装置６０１は、他のメモリをア
クセスする際にアドレスラッチ及びＣ８信号供給装置と
して働き、アドレスデコーダやアドレスデータマルチプ
レジスバスインターフェイス時のアドレスラッチなどを
別に外部に拡張することなしに、通常のメモリを接続す
ることが可能となる。

また、周辺装置６０１内のメモリ６０２内のプログラム
の読出し、及びデータの入出力は、第１の実施例のリー
ド・ライトサイクルと全く同じサイクルで行なわれる。

〔発明の効果〕

以上説明したように本発明は、命令コードのフェッチサ
イクルにおいて、メモリ上に配置されている命令コード
のアドレスに一定の順序性があることに着目して、内部
にアドレスラッチとそれを更新する手段を設けることに
より、マイクロコンピュータからのアドレス供給なしに
内蔵のメモリから命令コードの読出しを非常に高速に行
うことが可能であり、従来、命令コードのフェッチサイ
クルの時間がマイクロコンピュータの内部処理に比へて
、非常に遅かったためにマイクロコンピユータシステム
全体の性能を低下させていた点ヲ解消し、マイクロコン
ピュータシステムの処理能力を最大限に発揮させること
ができる。

また、従来、マイクロコンピュータのチップサイズや端
子数の制限から、ポートをポート拡張の専用装置などを
利用して外部拡張しなければならなかったのに対し、本
発明の周辺装置に含めることで、ポート拡張装置として
も機能させることができる。

その上、ポートの機能指定をするための手段を設け、ポ
ートを単なる入出力ポートだけでなく、Ｏ８信号出力線
やアドレス出力線として機能させることで、従来のシス
テムが外部にアドレスデコーダや、アドレスデータマル
チプレジスバスインターフェイス時のアドレスラッチな
どの付加回路が必要であったのを削減することができて
、システム全体をより簡単にすることができるため、従
来のシステムに対してより安価で信頼性の高いシステム
を供給することができ、実用効果は非常に高い。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は第
１図のマイクロコンピュータシステムにおけるＦＲＯＭ
のフォーマット及びメモリ空間図、第３図（Ａ）は第１
図における分岐後の命令コードのリードサイクル図、第
３図（Ｂ）は第１図における命令コードの連続リードサ
イクル図、第４図（Ａ）は第１図におけるデータのリー
ドサイクル図、第４図（Ｂ）は第１図におけるデータの
ライトサイクル図、第５図は、第１図におけるポートへ
のデータ出力サイクル図、第６図（Ａ）は、本発明の第
２の実施例のブロック図、第６図（Ｂ）は第６図（Ａ）
のマイクロコンピュータシステムにおけるメモリ空間図
、第７図（Ａ）は第６図（Ａ）におけるメモリ６２８内
のデータリードサイクル図、第７図（Ｂ）は第６図（Ａ
）におけるメモリ６２８内のデータライトサイクル図、
第８図は従来の実施例のブロック図、第９図（Ａ）は第
８図におけるリードサイクル図、第９図（Ｂ）は、第８
図におけるライトサイクル図である。１００．６００，８００・・・・・・マイクロコンピュ
ータ、１０１，６０１・・・・・・周辺装置、１０２，
６０２゜６２８．８０１・・・・・・メモリ、１０３，
６０３，８０２・・・・・・アドレスラッチ、１０４，
６０４・・・・・・データポインタ、１０５，６０５・
・・・・・インクリメンタ、１０６゜６０６・・・・・
・セレクタ、１０７，６０７・・・・・・バスインター
フェイス部、１０８，６０８・・・・・・ＦＲＯＭ、１
０９．６０９・・・・・・リロケーションコントローラ
、１１０．６１０・・・・・・ポート、１１１，６１１
・・・・・・メモリアドレスデータバス、１２０，６２
０，８１３・・・・・・アドレスラッチイネーブル信号
、１２１，６２１゜８１４・・・・・・リード信号、１
２２，６２２，８１５・・・・・・ライト信号、１２３
，６２３・・・・・・Ａ／Ｄ信号、１２４゜６２４・・
・・・・データリード制御信号、１２５，６２５゜８１
０・・・・・・アドレスデータバス、６１２・・・・・
・チップセレクトコントローラ、６１３・・・・・・チ
ップセレクトレジスタ、６２６・・・・・・アドレスバ
ス、６２７゜８１２・・・・・・チップセレクト信号、
１１４，６１４・・・・・・機能指定信号。代理人　弁理士　　内　原　　　晋第２圓第３図 ’Ｆ；４ＥＪ　　データのフィトブイクルｆ、３　　β
り　舅丈罫へのクイドブ５ｆ夕９し第７図４　　　　灸　　　　へＢｌ　　　　ｈ　　　　島第ｑ図

Claims

【特許請求の範囲】

（１）各々が同一半導体基板上に集積された複数の情報
処理装置から構成されるマイクロコンピュータシステムにおいて、前記マイクロコンピュータ
システムは、第１の同一半導体基板上に少なくとも命令
実行を行なう命令実行手段を集積した第１の情報処理装
置と、第２の同一半導体基板上に前記命令実行手段が実
行するプログラムを記憶する記憶手段、前記命令実行に
基づき前記マイクロコンピュータシステムの外部の装置
との間で処理データの入出力処理を行なう入出力手段、
および前記第１の情報処理装置との間で前記プログラム
及び前記処理データの転送を制御する制御手段を集積し
た第２の情報処理装置とを備え、前記制御手段は、前記
記憶手段の参照番地を保持する指示手段と、前記指示手
段を更新する更新手段と、前記第１の情報処理装置と第
２の情報処理装置との間の前記プログラムおよび前記処
理データの転送を行なう転送手段とを有し、前記命令実
行手段は、前記入出力手段の参照番地を送出することに
より前記転送手段を介して前記入出力手段との間で前記
処理データの転送を行ない、前記更新手段に対しては更
新制御信号を出力して前記指示手段の内容の更新を行な
うことにより前記記憶手段の参照番地を送出することな
しに前記転送手段を介して、前記記憶手段から前記命令
実行手段への前記プログラムの連続転送を行なう事を特
徴とするマイクロコンピュータシステム。
（２）前記入出力手段の機能を指定する機能指定手段を
備え、該機能指定手段に予め機能指定情報を設定するこ
とで、前記入出力手段を複数の機能に指定可能としたこ
とを特徴とする特許請求の範囲第（１）項記載のマイク
ロコンピュータシステム。